CS210358B1 - Zapojenie bitovo vrstvených řnikroprocesorov - Google Patents

Description

vania tým, že jednotlivé mikroprocesory spracovávajú dielčie časti úlohy a tak vzniká prekrývanie logických a paměťových operáci i v rovnakom čase. Pri uvedených výhodách systém v maxiraálnej miere obmedzuje prestojové časy.

Výhody systému sa dosahujú pri minimálnych nákladoch a požiadavkách na technické a programové vybavenie.

Příklady paralelného zapojenia mikroprocesorov podía vynálezu sú schematicky znázorněné na připojených obrazoch, kde na obr. 1 je. znázorněné paralelné zapojenie dvoch mikroprocesorov a obr. 2 představuje principiálně paralelné zapojenie troch a viacerých mikroprocesorov.

Paralelné zapojenie dvoch mikroprocesorov 3_, 3a podía obr. 1 je realizované prostredníctvom vonkajších zberníc 2., 2a a spoločného pamaťového modulu j_. Zbernice J2, 2a pozostávajú z jednosmernej riadiacej a adresnej a obojsmernej dátovej časti.

Na každý mikroprocesor sú prostredníctvom internej zbernice 4_, 4a připojené interné paraáte ^5, 5a a řadiče vstupno-výstupných jednotiek 6^, 6a.

Oba mikroprocesory 3_, 3 a sú riadené spoločným generátorom taktov 1_ a one skór ov ac iou linkou Paralelné zapojenie štyroch mikroprocesorov je schematicky znázorněné na obr. 2. Spojenie mikroprocesorov 3_ - 3 n je realizované prostredníctvom vonkajších zberníc 2_ - 2n a společných paměťových modulov - 1 n.

Zbernice _2 - 2n pozostávajú z jednosmernej riadiacej, adresnej a obojsmernej dátovej časti. Na každý mikroprocesor sú prostredníctvom interných zberníc - 4n připojené interné památe - 5n a řadiče v s tupnový s tupných jednotiek 6. - 6n.

Všetky mikroprocesory 3_ - 3 n sú riadené spoločným generátorom taktov 7_ a oneskorovacou linkou Požiadavky mikroprocesorov 3_ ~ 3 n na spoločné pamáťové moduly _£ - 1 n sa zabezpečujú prostredníctvom dekoderov adresy 9_ - 9n pamaťového modulu a riadiacou logikou 10 - 10n zberníc 2_ - 2n. Maximálny počet n - mikroprocesorov je daný rýchlostou pamáťových modulov J_ - 1 η, pracovnou rýchlostou zberníc 2. - 2n a operačnou rýchlostou mikroprocesorov _3 - 3n. Každý systém može byť pre speciálně účely vybavený lubovolným počtom pamáťových modulov 1.

Mikroprocesory zapojené podía vynálezu pracujú tak, že každý z mikroprocesorov pracuje samostatné, synchronně, avšak s posunutými hodinovými taktmi. Výměna dát medzi mikroprocesormi sa realizuje prostredníctvom spoločných pamáťových modulov cez zbernice. Keďže systémy pracujú s posunutými hodinovými impulzmi, nedochádza k prekrývaniu požiadaviek jednotlivých mikroprocesorov na ten istý pamáťový modul. Mikroprocesory sú riadené z jediného generátora taktov a posunutie času sa realizuje oneskorovacou linkou.

Interna zbernica sprostredkováva spojenie každého mikroprocesora s vlastnou pamáťou a radičom vstupno-výstupných jednotiek. Vonkajšie zbernice spájajú mikroprocesory so spoločnou modulovou pamáťou. Pri systéme zapojenia viacerých mikroprocesorov požiadavka každého mikroprocesora na spoločné pamáťové moduly je dekódovaná dekodérom pamaťového modulu. Po dekódovaní adresy riadiaca logika najbližšej zbernice zabezpečí spojenie mikroprocesor - pamáťový modu 1 .

Zapojenie mikroprocesorov podía vynalezu je možné využit ako stavebný prvok velkých počítačových systémov, riadiaci prvok periférnych jednotiek a radicov, ako riadiace minipočítače technologických procesov a na spracovanie informácií v reálnom čase pri zabezpečovaní leteckej prevádzky a podobných oblastí, vyžadujúcích okamžité, přesné a spolahlivé údaje.

Claims (1)

1. PREDMET VYNÁLEZU

   Paralelné zapojenie bitovo vrstvených míkroprocesorov pózostávajúcich z inertných zberníc, inertných pamatí a radičov vstupno-výstupných jednotiek vyznačujúce sa tým, že alespoň dva mikroprocesory /3 až 3n/ sú navzájora zapojené spoločnýmí pamáťovými modulmi /1 až ln/ cez vonkajšie zberníce /2 až 2n/ zostavené z riadiacej, adresnej a dátovej časti, pričom každý z míkroprocesorov /3 až 3n/ je napojený na spoločný generátor /7/ hodinových impulzov a oneskorov-aciu linku /8/..