CN87106379A - 调制解调器和数据通信系统 - Google Patents

Abstract

一种特别用于在高频(HF)介质中工作的调制解调器(18)和数据通信系统(10)。调制解调器(18)包括一音频周期计时器(52)以检测来自接收到的信号的数据的循环，一带宽窗(62)以标志不确定循环UD，以便使这种循环UD不影响译码决定，一位速率计时器(57)以预测由多个所述循环形成的字节的位的末端，一位速率同步装置以用接收到的信号建立调制解调器(18)的位方式同步，一节字同步装置以建立字节方式同步。

Description

本发明涉及一种调制解调器和数据通信系统，特别是注重供高频（HF）传输介质里使用的一种，虽然它也非常适宜于在较高频介质中工作。

通常，在象空气那样的无方向性的介质中的数据通信，是在相当短的距离上以相当高的速度和相当高的频率进行的。在空气中使用的数据通信信道的形式，势必限制能通过的距离，如在微波链路之类中时一般为视线距离。用较低频通信信道，诸如，例如，甚高频（VHF）已经能达到较长的通信距离。

一般，现有技术的调制解调器已经设计成在VHF或超高频（UHF）或微波频率或在象电话和同轴电缆那样的全部导向的介质上工作。这种现有技术的调制解调器主要地被设计成达到良好的传输速度。现有技术的调制解调器所采用的电磁介质的电气状态和特性大体上是恒定的。

比较起来，在HF介质上的通信由于不断变化和不可靠的电气状态和特性因而是复杂的。这些复杂情况包括突发噪声、散乱反射衰落、频率漂移、时延畸变或多路径，以及一般地与其他更普通介质比起来具有较大的噪声电平。这种噪声包括主要由传播波同温层的干扰、接收机输入热过程和中间频率热过程产生的无关联的随机噪声。这噪声与带限“白”色噪声类似。噪声也包括由大气的干扰、邻近信道串音、点火噪声等等产生的有关联的随机噪声。这噪声的特点在于强的突发方式发生，以及表现为叠加在信号上的短而强的周期噪声的形式。

普通的调制解调器装置一般是不能对HF介质的组成进行补偿，因此对普通的调制解调器设法予以修改使适用于HF是不成功的。

对HF介质的调制解调器设计的吸引力在于数据可以在基地和远距离的或汽车的终端之间，在长距离（超过10，000千米）上进行传输，并且相对于其他介质有可观的费用利益。

HF介质的另一个吸引力是安装成本较低和比较不拥挤的通信带。

然而，迄今为止传送的数据的问题是所传送数据的恢复和这种数据的保密的问题。

本发明提供一种可在高频信道上在相当长的距离上传送数据所使用的调制解调器和数据通信系统。

根据本发明的一个方面，为数据通信系统提供了一种调制解调器。

一种数据通信设备的调制解调器，所述调制解调器设置成连接在诸如无线电收发两用机那样的带限音频逻辑源和主机之间，调制解调器的特征在于它包括：

A）一数据接收机，它有：

a）一带通滤波器，它有一设置成连接至带限音频逻辑源的输入端;

b）一矩形脉冲形成电路，连接至带通滤波器的一输出端，以产生一包括具有快速零点交叉的多个循环的大体上的矩形波信号，所述诸循环以在逻辑高值和逻辑低值之间的状态变化形成数据的诸逻辑位，而所述数据的诸逻辑位形成数据的诸逻辑字节;

c）一音频周期计时器，连接至矩形脉冲形成电路的一输出端，且设置成可得出表示在相同方向上的连续的零点交叉之间延时的计数;

d）一带宽窗，配置成以接收来自音频周期计时器的计数，以及过滤诸计数;

e）一位速率计时器，配置成以得出另一个计数，并发出一中断信号以预测何时数据位有从逻辑高到逻辑低和反过来从逻辑低到逻辑高的状态变化的一种;

f）一位速率同步装置，响应于数据位的所述状态变化，且配置成为当所述状态变化发生的预测时间与实际状态变化并不一致时来改变位速率计时器，以便建立位方式（bit-wise）同步通信;

g）一字节同步装置，响应于一特定的位串，以建立字节方式同步通信;

h）一错误检测装置，配置成以检测所述位和所述字节中的错误，且以错误代码标志这些检测到的错误;以及

B）一数据发信机，它具有：

a）发生器装置，以产生数据的所述位的所述诸循环;和

b）低通滤波器装置，连接以接收来自发生器装置的诸循环，以将高频分量从产生的诸循环中过滤出来，产生一带限音频逻辑信号。

根据本发明的另一个方面，提供一数据通信系统，其特征在于它包括一收发两用机、一计算机装置和连接在两者之间的一调制解调器，该调制解调器的特征在于它包括：

一种数据通信设备的调制解调器，所述调制解调器设置成连接在诸如无线电收发两用机的那样的带限音频逻辑源和主机之间，该调制解调器的特征在于它包括：

A）一数据接收机，它具有：

a）一带通滤波器，它有一设置成连接至带限音频逻辑源的输入端;

b）一矩形脉冲形成电路，连接至带通滤波器的一输出端，以产生一包括带有快速零点交叉的多个循环的大体上的矩形波信号，所述诸循环以在逻辑高值和逻辑低值之间的状态变化形成数据的诸逻辑位，而所述数据逻辑位形成数据的逻辑字节;

c）一音频周期计时器，连接至矩形脉冲形成电路的输出端，且配置成以得出表示在相同方向上的连续的零点交叉之间延时的计数;

d）一带宽窗，配置成以接收来自音频周期计时器的计数，以及过滤诸计数;

e）一位速率计时器，配置成以得出另一个计数，和发出一中断信号以预测何时数据位具有从逻辑高到逻辑低和反过来从逻辑低到逻辑高的状态变化的一种;

f）一位速率同步装置，它响应于数据位的所述状态变化，且配置成当所述状态变化发生的预测时间与实际状态变化并不一致时可以改变位速率计时器，以便建立位方式同步通信;

g）一字节同步装置，响应于一特定的位串，以建立字节方式同步通信;

h）一错误检测装置，配置成以检测所述位和所述字节中的错误，且以错误代码标志这些检测到的错误;以及

B）一数据发信机，它具有：

a）发生器装置，以产生数据的所述位的所述诸循环;和

b）低通滤波器装置，通过连接以接收来自发生器装置的诸循环，以将高频分量从产生的诸循环中过滤出来，产生一带限音频逻辑信号。

下文将特别参照单边带高频（SSB    HF）通信和信道对本发明进行叙述，虽然可以理解也可有其他的应用。

现将通过例了参照附图来叙述本发明，其中：

图1是根据本发明的一个方面的一种数据通信系统的方框图，该系统包括根据本发明的另一个方面的一种调制解调器;

图2是图1的数据通信系统的典型结构;

图3是供图1的调制解调器使用的较佳的数据协议;

图4是图1的调制解调器的数据接收机的方框图;

图5是图4的数据接收机的音频存储堆栈的示意图;

图6是图4的数据接收机的数字音频软件带宽窗和时钟提取装置的示意图。

图7是图4的数据接收机的位速率同步装置和逻辑数据译码器的示意图;

图8是图4的数据接收机的接收机频率偏移误差校正装置的示意图;

图9是图7的位速率同步装置的位速率同步的曲线图，说明用接收到的诸逻辑位锁住的快速和低速区，相位误差表示在纵坐标轴上，而时间以3毫秒刻度表示在横坐标轴上;

图10是图4的接收机的位和字节同步的示范性定时图;

图11是图4的数据接收机的任务服务的定时图;

图12是图1的调制解调器的数据发信机的方框图;

图13是图12的数据发信机的音频逻辑数据发生装置的示意图;

图14是图12的数据发信机的音频逻辑数据编码器的示意图;

图15是图4的并对应于图5和图6的数据接收机的位同步和位重建的流程图;

图16是图4的并对应于图7的数据接收机的字节重建或逻辑译码的流程图;

图17是图4的数据接收机的字节同步的流程图;和

图18和图19是由图4的数据接收机接收传输信息组的流程图。

在图1中示出有一数据通信系统10，它包括一天线14，用以收集和辐射信号，且连接至一接收和发射信号的无线电收发两用机16，以及调制解调器18，使无线电收发两用机16与主机20或类似装置对接。

在本实施例中，天线14被设置成以在诸如空气那样的高频（HF）通信信道上收集和辐射HF无线电信号。

在本实施例中，无线电收发两用机16是HF收发两用机的形式，且对HF带中的诸频率大体上是可调谐的。无线电收发两用机16最好是一种在音频信道上通信用的单工单边带（SSB）型的普通收发两用机。

当然应该理解，本发明的调制解调器18被设计成对在HF通信信道上特别困难的数据的发射和接收进行补偿。因此，调制解调器18容易地可适合与其他的通信介质一起使用，其他的通信介质，举例说诸如有调幅（AM）的HF民用电台频带（CB）无线电，或有调频（FM）的VHF或UHF，或陆地线路或诸如此类通信介质。

调制解调器18包括一数据接收机18a和一数据发信机18b。通过解调由天线14收集的HF信号在收发两用机16的输出端16a处产生的一音频信号被馈送至数据接收机18a。数据接收机18a经由一输入输出（I/O）端口20a（举例说诸如RS232串行输入端口，或STD计算机总线标准端口或IBM计算机总线标准端口或诸如此类）连接至主机20，通过该输入输出端口20a，主机20可接收来自HF信号的数据。

主机20经由I/O端口20b连接至数据发信机18b，从而将数据传送至数据发信机18b。数据发信机18b被连接至收发两用机16的输入端16b，以发送由收发两用机16传输的编码数据。出现在输出端16a和输入端16b的诸信号是声音频率的音频逻辑数据信号，分别对应于接收到的音频逻辑数据和发送的音频逻辑数据。

音频逻辑数据信号的频率最好大约为无线电收发两用机16的音频带宽的一半，即大约为1500赫。

简便地，数据的逻辑高位由约为1585赫的音频表示，而数据逻辑低位由约为1415赫的音频表示。逻辑高位和低位的频率表示为分开约为170赫芝。选择这些频率，是因为这些频率在普通无线电收发两用机的能力范围内。

当然，其他的频率表示法也可被采用。

在本实施例的上下文中，数据的每一位具有约为3毫秒的持续时间的长度，且包括多个音频的循环。例如，一逻辑高位可方便用1585赫音频（约3.15毫秒持续时间）的5个循环来代表，而一逻辑低位可方便用1415赫音频（约2.83毫秒持续时间）的4个循环来表示。重要的是逻辑高位和逻辑低位这两个频率被选择为在额定的1500赫左右均匀地间隔，以便对两个逻辑位给出相等的误差抗扰性。在这里间隔被选定为85赫芝。

已选择逻辑位数据位的一个3毫秒的持续时间，作为位速度和位可恢复性之间的折衷。对于较大的速度希望有较短的持续时间，而对于更为可靠的位恢复则要求有较长的持续时间。对逻辑数据位也可采用其他的持续时间。

另外，在本实施例的上下文中一个数据的字节包括7个数据位和3个奇偶校验位。3个奇偶校验位的计算，将在下文进行讨论。

在图2中示出了一个包括多个收发两用机16和调制解调器18的数据通信网络22。相应的各个无线电收发两用机16被连接至相应的各个调制解调器18，且从而连接至各种类型的主机20。主机20的类型可以包括个人型主机24、数据记录器26、汽车或轻便型主机28和主机机柜型主机30等等。汽车或轻便型主机28可以包括无线电数据传送/控制单元、汽车打印机单元和智能手持通信键填充/显示单元等等。

在数据通信网路22中，数据可以在诸如洲际距离以及网路22中任何数据通信设备10之间的相当长的距离上传送。

调制解调器18设计成能在下面的传输格式上工作，这些传输格式包括SELCALL点对点接触（即，你在那里吗状态），包括短消息正文（快速传输）的SELCALL+TEXT以及任何长度的MESSAGE    TEXT。由于HF通信介质对于数据的通信是困难的环境，已经研究出一种用于传输信息组TB′s的较佳的数据协议。数据协议包括一序言（PRE-AMBLE）PA、后面是第一起始字节ST1（FIRST    START    byte    ST1），然后第一信息组标题字节HD1（FIRST    BLOCK    HEADER    bytes    HD1），然后一第二起始字节ST2（SECOND    START    byte    ST2），然后数据包DP（DATA    PACKET    DP）以及第二信息组标题字节HD2（SECOND    BLOCK    HEADER    bytes    HD2）如图3中所示。数据协议也包括跟随用于发信的无线电收发两用机的起动的延时中的引导LDY。

数据协议的成分一般具有下列时间范围：

最小    中间    最大（毫秒）

tLDY-引导延时    50    150    500

tPA-序言持续时间    180

tST1-第一起始字节持续时间    30

tHD1-第一信息组标题持续时间    210

tST2-第二起始字节持续时间    30

tDP-数据包持续时间    0    3840    7650

tHD2-第二信息组标题持续时间    210

调制解调器18使用SHORT传输信息组中和LONG传输信息组中的数据。前者被用作为呼叫信息组和确定信号信息组且具有零长度的数据包，而后者被用以传输可变数据信息（消息正文或SELCAL正文）。

序言PA最好包括具有奇偶性计算为010的形式是1010101的6个数据字节。这种序言PA的结构对调制解调器18来说，使从高至低的转变数目达到最大，对帮助位同步是较佳的，如下文所讨论的。当这种转变数目小于最大值时，调制解调器18达到位同步的速率相应地减小。

第一起始字节ST1包括一单值的字节，诸如例如，短信息组（SHORT    BLOCKS）的01六角形（01    hex）和长信息组（LONG    BLOCKS）的03六角形（03    hex）。调制解调器18使用第一起始字节ST1来帮助输入的接收数据的字节同步。

第一信息组标题字节HD1简便地包括数据的7个字节，包括两个字节的发射机标识代码SID，两个字节的目的地标识代码DID，一单状态字节STAT，一数据检查和（Checksum）字节D-CHK和一标题检查和字节H-CHK。

信息组标题中的字节HD1和HD2最好是互补的1±s，这样它们的位模型与起始字节ST1和ST2不冲突。

发射机标识代码SID标识正在发信的调制解调器18。设想发射机标识代码SID可以包括一两个位的快速代码（fleet    code），以致只有带有相同快速代码的调制解调器18可以通信。

目的地标识代码DID标识希望将数据传输到那里的调制解调器18。设想目的地标识代码DID可以包括一群两个位的代码，以致可以希望传输到多个调制解调器18。

状态字节STAT包括用以标识准备传送的传输信息组TB的型式的位。例如传输信息TB是一消息呼叫的开始，或者一消息证实的开始，或者一消息呼叫的结束，或者一消息证实的结束，或者一SELCALL呼叫信息组，或者一SELCALL证实，或者一END指令，或者交替的数据信息组ID状态，或者一数据包有效的证实或诸如此类。

数据检查和D-CHK是一个在传输信息组TB的数据包DP中的7位旋转异或的数据的检查和。此处传输信息组TB是一SHORT    BLOCK，没有数据，而数据检查和D-CHK有一000的值。

在只有一个数据的单个字节要被传送的时候，它可以放入SHORT信息组的数据检查和D-CHK字节里。

标题检查和H-CHK相似地是一7位旋转异或的检查和，但所有的字节包含在当前的传输信息组的标题HD1中。

第二起始字节ST2除了SHORT信息组是简便地指定的02六角形以及LONG信息组是指定的04六角形，以便可与第一起始字节ST1区别以外，是相似于第一起始字节ST1。如果第一起始字节ST1没有被接收到，于是也不会接收到第一信息组标题HD1。第二起始字节ST2使用不同于第一起始字节ST1的指定的字节，以便指示出信息组标题HD1没有被适当地接收。

数据包DP仅在LONG信息组中出现。数据包DP最好有一固定的长度，诸如，例如，128个字节，虽然也可采用其他的长度，譬如说，在2与255个字节之间的长度。

第二信息组标题HD2相同于第一信息组标题HD1，给予调制解调器18二个机会以接收一个有效的无错误的信息组标题。如果没有接收到有效的信息组标题，传输信息组TB必须被除去，因为它可能没有被预定由谈论中的调制解调器18接收。

在数据协议中，各字节有一3位的奇偶位，以允许个别的字节被进行检测错误，且当错误被检测到时进行标志。这代表本发明的数据通信系统10的错误检测的第一级。奇偶检验位是由字节的7个其他位中所有逻辑一位的计数来确定。

协议也将信息提供给与源调制解调器18的时钟频率有关的目的地调制解调器18。这种信息是由从逻辑高到逻辑低数据中晶体管的决定来提供。

因此，不希望有象可能随普通的奇偶检验位产生的一个逻辑值的连续串。本发明具有如上所述的奇偶检验位，且由一预定的值偏置，以致有000000位的字节会有与000不同，譬如说与001不同的奇偶检验位。这种偏置也提供数据的突发。数据和标题检查和D-CHK和H-CHK也可包括偏置值。

然而，在有噪声的情况下数据字节奇偶检验仅约88%是可靠的。因此，调制解调器18包括另一个错误检测装置，诸如下文将叙述的动态群长度数据字节错误标记。

本发明的数据协议允许在调制解调器18之间的同步数据字节传输，因此接收调制解调器18可以进行每一数据位和每一数据字节的预测定位。这提供单个字节恢复和提供信息有关在传输信息组TB中的搀杂的字节的定位。

这样在数据协议中需要这样的错误检测机构，以打算承受用HF介质所遇到的诸如信号衰落和信号干扰及噪声的困难。

图1所示的接收机18a，包括一连接至输出端16a的带通滤波器40，简便地，滤波器40是一双四芯线有源滤波器，设置成滤出1415赫以下和1585赫以上的频率。这种滤出的频率包括一些噪声分量和由多路引起的调制等等。

滤波器40包括一有音频电压信号的输出端42，该音频电压信号由对应于逻辑低数据的约为1415赫的音频脉冲串和对应于逻辑高数据的约为1585赫的音频脉冲串组成。输出端42也可有偏离这些预定频率几百赫的频率的音频脉冲串。

输出端42被连接至矩形脉冲形成电路44，诸如零点交叉检测器，设置成以检测在音频信号中通过零伏的转变，转变或者是正电压到负电压的转变，或者负电压到正电压的转变。矩形脉冲形成电路44包括一具有数字性质的电压信号的输出端46，该信号有高电平、低电平和两者之间对应于数字数据循环的转变。

输出端46被连接至普通型式的微处理机50，微处理机50设计成对接收到的数字数据循环进行滤波、译码和重建。在本实施例中微处理机50对在输出端46上的数字数据循环的下降沿起反应。

接收机18a也包括一音频周期计时器52，其输入端54连接至矩形脉冲成形电路44的输出端46。音频周期计时器52的输出端56连接至微处理机50。

音频周期计时器52以连续的数字数据循环下降沿之间的固定变化率计数。这样获得的计数是代表各个数字数据循环的周期，而因此代表其频率。例如，计数与数字数据循环的频率之间的关系可以为：

循环频率f＝2000000    赫

音频周期计时器计数

微处理机50有一定时晶体，在本实施例中，该定时晶体的频率为2兆赫，且将音频周期计时器的计数与循环频率相联系。

接收机18a也包括一个经由其输出端57a连接至微处理机50的位速率计时器57。

方便地，位速率计时器57是具有最大值的向下计数器，且配置成在到达零计数时发送一中断信号至微处理机。在本实施例中，这些中断信号之间的期间约为3毫秒，如上面所讨论的。

位速率计时器57的最大计数（或起始计数）可由微处理机50调整，允许数据接收机18a的位速率在额定3毫秒位速度附近偏离。

微处理机50设计成包括音频存储堆栈58，如图5所示。音频存储堆栈58方便地包括16个寄存器或微处理机50的存储单元，提供16个堆栈的层（level）60。堆栈58的各层60被设置成以接收在输出端46的表示数字逻辑数据的一循环的周期和逻辑状态的数据。周期由音频周期计时器52测量。音频存储堆栈58绕回形成，以便成为具有16个现行层60的无端堆栈58。数字逻辑数据中的各下降沿中断微处理机50，并起动称为TASK1的任务，该任务特别指导微处理机50以取得在音频周期计时器52中代表数字逻辑数据的前一循环的计数的读数。于是微处理机50按照TASK1，将音频周期计时器52复位，使再开始计数以确定数字逻辑数据的接着发生的循环的周期，直至另一个下降沿出现，发送另一个中断信号等等。

微处理机50也被设计成包括一带宽窗62，如图6所示。带宽窗包括四个时间周期阈T1、T2、T3和T4，分别代表：循环的最小音频周期计时器52计数成为逻辑低、循环的最大音频周期计时器52计数成为逻辑低、循环的最小音频周期计时器52计数成为逻辑高和循环的最大音频周期计时器52计数成为逻辑高。

在循环的音频周期计时器52计数是低于阈T1、在阈T2和T3间、或超过阈T4的场合，循环被假定为不确定，诸如因噪声而出错，且被标明为不确定（图5中的UD）。在循环的计数是在阈T1和T2之间的场合，循环被微处理机50确定成为逻辑低。在循环的计数是在阈T3和T4之间的场合，循环被确定成为逻辑高。

如已经所叙述过的循环的计数周期和频率是成比例的，因此这样做更有益是由于带宽滤波器62的阈T1、T2、T3和T4将与频率有关。

在输出端46作为由带宽窗62确定的循环的逻辑电平，经由输出端63以循环的周期存储在音频堆栈58上，在层60处。

微处理机50也设计成包括时钟提取装置64。时钟提取装置64包括一存储寄存器66，该存储寄存器66配置成以包含一来自音频堆栈58的数字逻辑数据的最后循环的逻辑状态的副本。时钟提取装置也包括一比较器68，比较器68有一个输入端连接至存储寄存器66，另一个输入端连接至带宽窗62的输出端63。

比较器68鉴定刚存储到堆栈58上的循环和存储在寄存器66中的最后循环的逻辑值之间的相似性。在现行循环是不确定的场合，时钟提取装置64中断比较而触发一输出70。在比较器68确定堆栈58上的最后循环与寄存器66中的最后循环相同的场合，它触发一输出72，以指示微处理机50经由输出端57a来读出位速率计时器57，确定在堆栈58上最后循环的末端时的位速率计时器57的计数，并将此计数存储在一寄存器LSTT1M中。

位速率计时器57的3毫秒持续时间，持续约达逻辑低数字数据的4个循环和逻辑高数字数据的5个循环。在比较器68鉴定为堆栈58上的最后循环与寄存器66中的循环相同的情况下，那时在输出端46的逻辑数据循环仍旧在逻辑位的中间或末端。因此，在寄存器LSTT1M中的时间可以代表出现数据位的中间循环的时间，或是数据位的完成时的最后循环的时间。这样的情况不能确定，一直到在输出端47上下一循环被装载到堆栈58上为止。

比较器68也确定在堆栈58上的最后循环与寄存器66中的最后循环不同时，设置使输出74有效。有效的输出74表示在前一循环的末端存储在寄存器LSTT1M的计数上出现的一个逻辑高位到低位或低位到高位的转变。

有效的输出74也被用以引导新的逻辑值进入寄存器66。值得注意的是当循环中没有检测到的差别时，就不需要更新寄存器66。

就这转变提供了传输逻辑数据的调制解调器18的位速度或时钟的信息。必须指出的是从传输信息组TB的协议提取的位速率将不是恒定的，而将是随着转变是逻辑低至高还是逻辑高至低而变化。因此，在由位速率计时器57产生的中断与由时钟提取装置64提取的位速率之间将存在一相位误差。

微处理机50也被设计成包括一位同步装置76，如图7所示。位同步装置被连接至输出端57a，以便一收到来自位速率计时器57的一个中断信号时就被触发。

位同步装置76阅读寄存器LSTT1M，且把它里面的值与中断的时间相比较。就是说位同步装置76确定从传输信息组TB提取的实际位速率与由位速率计时器57所预测的位速率之间的相位误差。

要获得位同步需要这种位速率的预测，以帮助诸数据位的检索。

在有相位误差的情况下，位同步装置76经由输出端57a发送一信号至位速率计时器57，以用一相当小的数去增加或减少它里面的计数，以便增加或减小位速度计时器57的周期接近由时钟提取装置64所提取的实际速度。

数据接收机18a正在接收序言PA时，位同步装置76从位速率计时器57的计数中加上和减去例如10倍大于上述那些的数，以便在序言PA的180毫秒期间来达到相当接近的位同步。

在位速率计时器57和提取的位速率之间有一个相位误差的变化的可变速率，以致在接收数据时，在提取的位速率中的误差，并不严格地补偿相位误差。

这在图9中描绘出，时间以3毫秒间隔表示在横坐标上，相位误差PE表示在纵坐标上。

在序言PA期间要求快速的校正或锁住，在数据接收期间要求慢速锁住。

在这种意义上，位同步装置76起一固定的速度的锁相环（PLL）作用。在相位误差的符号（即导着或滞后）上运算，而不是在相位误差的数值上运算。要求这种运算对于因从传输信息组TB来的位速率的错误的提取而引起的误差为位同步装置76产生一点抗扰性。

应该注意的是在位速率计时器57中的计数不应等于提取的位速率，因为选取的位速率可能有误差，而这种操作会扩大这种误差。

已经发现如果更多的有效循环被接收，位同步可以维持不确定循环UD。

微处理机50也被设计成包括一逻辑数据译码器78，其输入端80连接至位同步装置76。逻辑数据译码器78包括一循环累加器装置82，配置成以读出来自堆栈58在输出端47的逻辑数据的最后四个循环的逻辑值。来自堆栈58的最后四个循环的逻辑值用来限定刚接收到的数据的位的逻辑值。应该指出的是在堆栈58上可能存在多于四个循环且与现在的位有关，例如在噪声产生了附加的循环情况下。

由于噪声之类问题，堆栈58的最后四个层60可包括逻辑高和逻辑低的逻辑值，忽略不确定的UD逻辑电平。逻辑数据译码器78也包括一逻辑电平鉴定装置84，它由一输入端86连接至循环累加器装置82。逻辑电平鉴定装置84被配置成以将由循环累加器装置82从堆栈58中读出的逻辑高值和逻辑低值的出现率加起来，且确定在4个循环中哪一种是最频繁的。最频繁的出现率被逻辑电平鉴定装置84用作为接收到的数据位的逻辑电平。

在本发明中，位同步是必不可少的，以便使逻辑电平鉴定装置84能从堆栈58中读出4个循环，这些循环与最后逻辑数据位有关。

逻辑电平鉴定装置84包括一输出88，该输出88将鉴定的数据的位的逻辑值运载到一10位移位寄存器90。

在输出端47的逻辑数据的连续的循环被循环累加器装置82累加，而数据的诸结果位存储在10位移位存储器90中。

准备存储入10位移位寄存器90的最后3个位表示数据的字节的奇偶校验位。

逻辑数据译码器78也包括一奇偶性计算器装置92，它连接至10位移位寄存器90，以计算10位移位寄存器90中的数据的7个位的3个奇偶校验位。比较器94将来自奇偶性计算器92的计算过的奇偶校验位与在移位寄存器90中的数据的字节的奇偶校验位比较，将输出96置位为有效的以表示各个奇偶检验位中的一致或差异。

标志代码发生器98经由输入端99被连接至输出端96以替换一数据的字节，对于该数据的字节，奇偶校验位并不与诸如BF六角形（hex）的错误代码相符。在输入端99，具有一致的奇偶校验位的数据的诸有效字节不受标志代码发生器98的影响。

标志代码发生器98有一输出端100连接至为由接收机18a进一步处理的存储装置102。

这种处理包括监视错误字节的出现的频率。数据接收机18a保持寄存器中的一错误计数，该错误计数在出现错误字节时增加而在出现有效字节时减少。在错误计数超过一诸如，如50那样的设置的值的场合下，所有接收到的字节被报废。

这种除了也包括由动态群长度数据字节错误掩蔽装置104的处理，装置104连接至存储装置102。错误掩蔽装置104被配置成以比较存储装置102中传输信息组TB的数据的邻近字节，和记录有错误代码的字节的出现的位置。

跟随在若干错误编码的字节后面的且在另外的错误编码的字节前面的邻接有效数据字节的数目，由错误掩蔽装置104比较。在错误编码字节的数目超过有效字节的数目情况下，有效字节被假定成为有差错，而由错误掩蔽装置104标志为错误字节。例如，当两个错误标志的字节后面是一个有效字节和一个错误编码的字节时，则有效字节被假定为可疑的而作为可能的错误字节，且被标志。

以这种方式，错误掩蔽装置104用以预告散布在接收到的传输信息组TB的数据中的错误。

这种处理也包括一数据包图象覆盖装置106，该装置106配置成以用也可能包括错误编码字节的相同传输信息组的第二和另外再传输的第二和另外的（多达8个）数据包DP来覆盖包含错误编码字节的第一传输信息组的数据包DP′s。

图象覆盖装置106从所有上述的数据包DP′s中取出有效数据字节，而在微处理机50的在数据包图象存储器中，创造一包括来自所有这种数据包DP′s的有效字节的新的数据包DP。

这种处理称为覆盖，而用来通过再传输达到完成接到的数据的完整性。

数据包图象覆盖装置106被连接至接收机输出端20a，以发送错误校正的数据包DP至主机20。最后的数据包DP也可以由接收机18a使用，如这里所叙述的那样。

微处理机也被设计成包括一接收机频率偏移误差校正装置110，如图8中示意地所示。

频率偏移误差校正装置110包括一频率分析装置，它配置成以对堆栈58中的数据的16个循环进行频率分析。这种分析在传输信息组TB的序言PA期间进行。

频率分析装置读出包含在堆栈58上的诸周期，并将第一循环的持续时间与每一其他循环比较。在这种比较中，频率分析装置在第一循环的周围加一狭带宽窗，诸如例如约为循环的周期的0.9%（以频率用语表示约5赫）。然后频率分析装置对在堆栈58上的具有窗中的周期的其他循环的数目进行计数。

这种计数是对堆栈58上所有的16个循环进行的。因为使用了两个频率，即，1415赫和1585赫，具有不同周期大小的两个循环通常表现为最高的计数。频率分析装置于是假定具有最高计数的两个循环的周期为对于逻辑低和对于逻辑高的实际周期。这周期如上所述与逻辑高和逻辑低循环的频率有关。

当具有最高计数的两个循环的频率相隔超过100赫或在最高计数超过一设定值，诸如，例如，超过可能的8为4时，错误校正装置假定有效的两个音频数据通信已经建立。

由于在收发两用机16中的漂移，实际接收到的频率不可能准确地等于额定值1415赫和1585赫。偏离是一允许频率偏移校正的漂移误差DE。频率分析装置调整带宽窗62，以便放在实际接收到的两个频率的中心。

音频周期计时器52的相当于图6的阈T1、T2、T3和T4的计数的界限计算如下：

音频周期＝XTAL

计时器界限    Ti-De

式中Ti是带宽窗62的额定界限

即，T1＝1350最大逻辑低

T2＝1480最小逻辑低

T3＝1520最大逻辑高

T4＝1650最小逻辑高

DE是一个相当于频率偏移误差的记数

XTAL是微处理机50的晶体的频率

频率偏移误差对于逻辑高和逻辑低循环两者都假定为相同的。

因为带宽窗62由频率误差偏移校正装置来调整，具有大于逻辑高和逻辑低循环间频率差一半的频率误差偏移的数据，仍可以被接收和被校正。可以设想本实施例对于在传输信息组TB的序言的期间对高达+/-200赫的频率误差偏移的校正是可能的。另外，在数据信息组中的接收期间高达40赫的频率漂移也是可能的。

调制解调器18的数据发信机18b与数据接收机18a共用微处理机50。

数据发信机18b也包括一输出端120，输出端120连接至低通滤波器122，诸如，例如，一个双栅有源拖通滤波器（two    pale    active    tow    pass    filter）。输出端120运载与在数据接收机18a中的输出端47接收到的数字音频据相似的数字音频数据。滤波器122从数字音频据中除去高次谐波，以在输出端124产生一带限数字音频。

输出端124被耦合至电平放大器126，以放大来自滤波器122的信号。

音频隔离和阻抗匹配变压器128经由输入端130连接至放大器126。变压器128被连接至转换到收发两用机16的输出端16b。变压器128可供平衡接地或不平衡连接至收发两用机16之用。

待传输的数据由主机20经由输出端20b以字节方式存入存储装置102（图7）。

微处理机50被设计成包括一音频逻辑编码器142，如图14所示。被连接的编码器142将由来自位速率计时器57的中断而触发，该位速率计时器57被设定为按3毫秒的周期工作。

编码器142包括一装置144，以读出来自存储装置102的下一个7个位的字节。于是7个位被装载进作为并行到串行的转换器工作的10位移位寄存器146中。奇偶性发生器148计算也装载入寄存器146的3位奇偶性。

位校验装置150通过其输出端152连接至寄存器146。位校验装置150的一输出154连接至装置156以产生逻辑低循环的周期，另一输出158连接至装置160以产生逻辑高的周期。寄存器162被连接至装置156和160，且配置成以存储装置156和160使用的循环的周期。

微处理机50也被设计成包括一音频逻辑数据生成装置164，如图13所示。数据发生装置164包括装置166，以读出来自寄存器装置162的下一个半循环的周期;以及另一个装置168，以把这种计数放入音频周期计时器52。音频逻辑数据发生装置164包括一连接至装置168的循环发生器170。循环发生器170有一个输出172，该输出172在每一半循环被触发。在本实施例中最好对于逻辑低数据产生四个完整的循环和对于逻辑高数据产生五个完整的循环。输出端172被连接至微处理机50的输出120。

根据来自位速率计时器57的每个中断信号，另一个位被编码，而在输出172上产生一对应的循环的数。

当位的最后循环在输出172产生时，位速率计时器57中断引导下一个位的周期计数进入寄存器162，该周期计数在产生该数据位的循环中由数据发生装置使用。

一旦来自寄存器146所有的位已被传输，另一个数据的字节被装载进寄存器146。

由数据发生装置164所产生的和传输的位是相位一致的，且各具有分别在1415赫和1585赫的4个或5个数字音频的循环，相位一致对减少数据位之间的畸变和帮助由数据接收机用预测位转变的方法将位速率从数据中抽出是不可缺少的。

要求调制解调器18包括一监视计时器电路设置成以接收由微处理机50产生的周期性脉冲（以指示正确的操作），且当在设定的时间内没有收到脉冲时，将微理机50复位。当微处理机50由于电力不充足而锁住时这样可能是有意义的。

使用时，本发明的数据通信系统10被用来在相当长的距离，诸如洲际距离上，用单工单边带（SSB）HF收发两用机16，在HF通信信道上，传输和接收数据。

如图2中所描绘的，数据可以在个人计算机24、数据记录器26、汽车单元28或主机机柜30或类似的设备之间收发。

现参阅图15至图19来叙述数据接收机18a在接收字节和对字节译码的过程中的工作。

图15表示来自接收到的传输信息组的位解调的程序，程序包括功能块180至188。在功能块180，数据接收机18a接收滤波的和矩形的（squared-up）数字音频逻辑数据，该数据的循环具有起主要作用的两个频率（图4和图8）。音频周期计时器52根据接收来测量各个循环的周期，并产生一代表这种周期的计数。

在功能块182中，各循环的逻辑值由带宽滤波器62来确定，并存储在音频堆栈58上的一个层60处。

同时在功能块184中，频率误差校正装置110读出堆栈58的16个层60，并进行一简单的频率分析以确定逻辑高循环和逻辑低循环的大约频率。在功能块184中堆栈上的数据是传输信息组TB的序言PA（图3）的数据。

一旦大约的频率被确定，如上所述，它们分别与逻辑低和高循环的额定频率1415赫和1585赫进行比较，且计算漂移误差DE。在功能块182中，使用漂移误差DE，以调整带宽窗62的阈T1、T2、T3和T4（图6）。

同时在功能块186中，时钟提取器装置64对从一个位到另一个相反逻辑值的位的转变进行搜索。转变的出现的时间被记录，而位速率计时器57最大计数值被调整。

在位速率计数器57超前提取的位速率的场合，调整是计数稍微增加，而反过来也是一样，此处位速率计时器57领先。

在传输信息组TB的序言PA段中，提取的位速率和计时器57的位速率之间的相位误差可以显著地不同。对提取的速率，为了实现位速率计时器57相当快速的锁住，对位速率计时器57的最大计数作出较大的改变。

一旦同步接近达到，计数交变的大小可以减小，以给出具有对错误的逻辑转变有较好抗扰性的较慢的锁住（图9）。

然后在功能块188中，循环累加器82自堆栈58读出最后四个循环，而逻辑电平鉴定装置84确定来自诸循环的数据的位的逻辑值。不确定循环被忽略，而在逻辑高和逻辑低循环的数目是相同的场合，位被假定成为逻辑高。数据的位通过图15的程序被接收和解调。

图16中示出了数据的字节的同步译码的程序，程序包括功能块190至198。

在功能块190，来自图15的程序的结果的未校正（indireted）数据位，被顺序地存进移位寄存器90，这些位包括7个数据位和3个奇偶校验位。在功能块192中，奇偶性发生装置92为7个数据位计算奇偶校验位。计算过的奇偶检验位与接收到的奇偶校验位比较，而当奇偶检验位中有一差异时，功能块194将字节标志为一错误字节。

字节错误的速率于是在功能块196中被检查，而如果速率太高，功能块196控制数据接收机18a以忽略接收到的数据字节。7个位的的接收到的数据字节为进一步处理被存入存储装置102。

在图17中显示了一个字节同步的程序。该程序包括功能块200至206。

在功能块200中，数据接收机18a监视寻找第一起始字节ST1的存储装置102，以便将后面数据的字节同步。

在功能块202中，起始字节的值被检查，以确定是否是第一起始字节ST1或是第二起始字节ST2。然后功能块204等候接收第一信息组标题HD1。

功能块206在第一起始字节ST1没有被收到的场合下，将第一信息组标题HD1作为没有收到加以标志。

在图18中显示了接收传输信息组TB的程序，该序程包括功能块208至214。

在功能块208中，起始字节ST1或ST2由数据接收机18a检查，以确定传输信息组TB是一SHORT信息组（ST1＝01六角形，ST2＝02六角形）还是一LONG信息组（ST1＝03六角形，ST2＝04六角形），指示是否数据包DP有0字节或128字节。

在功能块210中，128字节的数据包DP被存储进存储装置102。在功能块212中，标题HD1中的数据检查和字节被读出，以查看是否数据在里面传输，诸如一SELCALL指令。

在功能块214中，为进一步错误校正将第二标题HD2与标题HD1作比较。

在图19中示出了进一步处理存储装置102中的接收到的数据的程序，该程序包括功能块216和218。在功能块216中，两个标题HD1和HD2被重叠，以企图消除错误字节。目的地标识DID字节被检查，以确定是否接收到的数据是特定的调制解调器18的。

在功能块218中，传输信息组TB中的数据字节（错误字节除外）被一再传输的同一个传输信息组TB的一个或几个版本重叠，以便建立一个无错误的传输信息组。

在图10中示出上述各种程序的典型持续时间，波形A表示取自搜索序言PA的时间，波形B表示确定频率误差偏移和调整带宽窗62的时间，波形C表示取自快速位同步的时间，波形D表示取自搜索起始字节的时间和波形E表示恢复传输信息组TB的时间。

在图11中示出了本发明的典型定时示意图，其中波形F表示以3毫秒间隔的实时，波形G表示接收到的音频逻辑数据，波形H表示接收到的音频逻辑数据的实际频率，波形I表示在输出端47的矩形音频，波形J表示取自波形I的下降沿的中断信号，以根据图15的程序处理循环，波形K表示取自预测数据的逻辑状态中的变化的位速率计时器57的中断信号，和波形L表示微处理机50处理其他工作可以采用的时间。

通过利用本发明，数据可以在HF无线电波的洲际距离上进行传输，并校正错误。

由于本发明的设备10能在HF介质中工作，因此也能在其他无线电介质诸如那些通常很少是敌对的VHF或UHF中有效地工作。

对于本技术领域中的普通技术人员来说显而易见的修改和变更仍被认为在本发明的范围之内。

Claims (12)

1、一种数据通信设备的调制解调器，所述调制解调器被设置成连接在诸如无线电收发两用机之类的带限音频逻辑源和主机之间，调制解调器的特征在于它包括：

A)一数据接收机，它有：

a)一带通滤波器，它有一设置成被连接至带限音频逻辑源的输入端；

b)一矩形脉冲形成电路，连接至带通滤波器的一输出端，以产生一包括具有快速零点交叉的多个循环的大体上的矩形波信号，所述诸循环以在逻辑高值和逻辑低值之间的状态变化形成数据的诸逻辑位，而所述数据的诸逻辑位形成数据的逻辑字节；

c)一音频周期计时器，连接至矩形脉冲形成电路的一输出端，且配置成可以得出表示在相同方向上的连续的零点交叉之间延时的计数；

d)一带宽窗，配置成以接收来自音频周期计时器的计数，以及过滤诸计数；

e)一位速率计时器，配置成以得出另一个计数，并发出一中断信号以预测何时数据位具有从逻辑高到逻辑低和反过来也一样从逻辑低到逻辑高的状态变化的一种；

f)一位速率同步装置，响应于数据位的所述状态变化，且配置成为当所述状态变化发生的预测时间与实际状态变化并不一致时来改变位速率计数器，以便建立位方式同步通信；

g)一字节同步装置，响应于一特定的位串，以建立字节方式同步通信；

h)一错误检测装置，配置成以检测所述位和所述字节中的错误，且以错误代码标志这些检测的错误；以及

B)一数据发信机，它具有：

a)发生器装置，以产生数据的所述位的所述诸循环；和

b)低通滤波器装置，连接以接收来自发生器装置的诸循环，以将高频分量从产生的诸循环中滤出，以产生一带限音频逻辑信号。

2、根据权利要求1所述的一种调制解调器，其特征在于，带宽窗包括限定两个带的四个计数阈，在这两个带之内所述计数与逻辑高值循环的一个或逻辑低值循环的一个有关，在这两个带以外所述计数与所述循环的一个不确定逻辑值有关。

3、根据权利要求1所述的一种调制解调器，其特征在于，数据接收机包括一个具有多个层的音频堆栈，所述音频堆栈配置成在每一层中存储所述计数的一个和诸循环之一的所述逻辑值的对应的一个，音频堆栈被形成为一无端环以致这些层中相邻的层包含循环中相邻循环的计数和逻辑值。

4、根据权利要求1、2或3所述的一种调制解调器，其特征在于，数据接收机的位速率同步装置包括一比较器、一第一数据寄存器和一第二数据寄存器，第一数据寄存器有一表示存储在音频堆栈上最新循环的逻辑值的存储器，比较器被连接以将第一寄存器中的逻辑值与从现行循环的从带宽窗输出的逻辑值进行比较，比较器响应这些逻辑值，以致在逻辑值相同的场合，它将位速率计时器对所说现行循环的进一步的一个计数装载进第二寄存器，且比较器响应于所述逻辑值，以致在它们不同时，比较器将来自音频堆栈的所说最新的循环的记数装载进第二寄存器，以表示数据的位的逻辑状态的所说变化之一。

5、根据权利要求4所述的一种调制解调器，其特征在于，位速率同步装置包括一个具有用以将第二寄存器中的计数与位速率计时器的进一步的一个计数进行比较以确定其相位误差的装置的位同步装置，以及另一个用以通过一个和绝对相位误差有关的固定值来改变位速率计时器，以使位速率计时器与所述数据的位同步的装置。

6、根据权利要求3至5中的任何一个权利要求所述的一种调制解调器，其特征在于，数据接收机包括一频率偏移误差校正装置，它配置成以从音频堆栈读出所有的计数，频率偏移误差校正装置包括一频率分析装置，配置成以确定二个计数，一个计数与逻辑高值循环之一的最可能的计数有关，另一个计数与逻辑低值循环之一的最可能的计数有关，频率偏移误差校正装置被配置成以将上述两个计数与两个缺陷计数进行比较，以确定其一个误差值，频率偏差误差校正装置还配置成以改变计数阈一个大体上等于误差值的值，以便使带宽窗与循环一致。

7、根据权利要求6所述的一种调制解调器，其特征在于，频率分析装置被配置成以在各个计数附近产生一个相当狭的时间窗，频率分析装置也被配置成以确定在各个所述时间窗中有多少其他的计数出现，频率分析装置还被配置成以确定在其中其他计数出现最多的时间窗是逻辑高值循环和逻辑低值循环的所述最可能的计数。

8、根据权利要求2至7的任何一个权利要求所述的一种调制解调器，其特征在于，数据接收机包括一个响应来自位速率计时器的中断信号的循环累加器装置，循环累加器装置被配置成以从音频堆栈读出关于一个所需要数目的最新循环的逻辑值;以及一个逻辑电平确定装置，配置成以比较所述逻辑值和确定两个逻辑值哪个起主要作用，这主要的值被确定为数据的位的逻辑值，这逻辑值与所述最新的循环有关系。

9、根据权利要求8所述的一种调制解调器，其特征在于，逻辑低值位包括4个循环，而逻辑高值位包括5个循环，低值位的循环的周期是大于高值位的循环的周期。

10、根据权利要求5所述的一种调制解调器，其特征在于，位速率同步装置响应序言型的数据位，以致改变位速率计时器以补偿所述相位误差的大小程度，大体上大于对其他形式的数据位的补偿，这样提高在所述序言期间位方式同步通信的实现率。

11、一种数据通信系统，其特征在于，它包括一收发两用机、一计算机装置和连接在两者之间的一调制解调器，调制解调器具有根据前面的任何一个权利要求所述的特征。

12、根据权利要求11的一种数据通信系统，其特征在于，收发两用机是高频单边带型的。

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