CN86107982A - 用等离子体增强的化学气相沉积法沉积垂直方向电阻的方法 - Google Patents

Abstract

经过改良的、用于MOS集成电路的电阻。

在一层隔离两个导电区域的绝缘层里开一个孔。通过等离子增强的化学气相沉积法，如同富硅氮化物的钝化材料便被沉积在该窗口之中，该沉积物与两个导电区都接触、从而在这两区之间形成垂直方向的电阻。

Description

本发明涉及金属氧化物半导体（MOS）集成电路领域，尤其涉及到在这种电路中电阻元件的生成。

在MOS工艺的早期阶段，作为集成电路的电阻元件是由基片中的扩散区、诸如多晶硅等类元件构成。这些电阻元件在集成电路中所占的面积比较大，随着要求高密度的更复杂电路的出现，其应用就不那么广了。

缺乏适用于高密度半导体集成电路的电阻，导致了避免使用电阻。为了在电路中用更少量的电阻，对电路要精心设计，而在很多情况下则用晶体管取代电阻作为负载元件。例如，一个静态存储单元，按惯例已被设计为六个晶体管的双稳态电路，其中有二个晶体管作用负载元件。

用离子注入区域作为电阻元件的方法在下述美国专利中已作了描述，即美国专利号4，246，692（注入区埋置在场氧化层下面），美国专利号4，110，776（注入电阻在场氧化层上面），美国专利号4，209，716（注入电阻在第二层多晶硅中）以及美国专利号4，330，931（多晶硅和钨的复合元件）。据本申请人所知，与本发明最接近的现有技术有以下几个实例：垂直方向埋置多晶硅电阻元件，这由YosKio    Sahai等人提出，见1984年9月汇编的《1984超大规模集成电路技术论文集》（1984    Symposium    on    VLSI    Technology    Digest    of    Technical    Papers）第6-7页;离子注入多晶硅电阻元件，这在美国专利号4，416，049中作了说明;等离子体增强的化学气相沉积，这由A.C.Adams提出，见S.M.Sze编辑、1983年McGraw    Hill出版的《超大规模集成电路技术》（VLSI    Technology）第93至129页。

这些现有技术均有其自身带来的困难。由于多晶硅的导电性，要达到所需电阻值，要求较长的电阻通道，从而需要比较大的多晶硅电阻。许多现有技术需要严格的掩蔽工序，以使多晶硅负载电阻的长度和宽度达到必要的精确度。用了多晶硅负载电阻，还可能造成表面轮廓高，从而导致最终制成的电路上的薄膜破裂。多晶硅中硼或磷掺杂剂的扩散率高，这给利用高电阻的多晶硅区域作为负载元件增添了困难。

本发明是与先有技术不同的。本发明把用等离子体增强的化学气相沉积的富硅氮化物（silicon-rich    nitride）薄膜作为接点窗口负载元件（Contact-Window-load    device）。虽然这薄膜含有与氮化物交杂的微量多晶硅，但它不是多晶硅，并在很多方面优于用作电阻元件的多晶硅。

在这里描述的是一个用于MOS集成电路的经过改进的电阻元件。这电阻元件作为由一个绝缘层隔离的两个导电区之间的接点窗口负载元件。绝缘层中开有一个孔，等离子体增强的化学气相沉积（PECVD）富硅（Si）氮化物被沉积和成型，结果在这接点窗口上留下富硅氮化物。该富硅氮化物薄膜与两个导电区（绝缘层的上面和下面）都接触，并形成这两个导电区之间的垂直方向的电阻。

这种等离子体方法能用于在低温下进行该富硅薄膜的沉积，并提供半导体器件中的电阻负载。虽然最佳实施例说明该电阻材料用于存储单元中，但是本领域的专业人员将明白这项技术也可用于其他集成电路。

图1是部分硅基片的横剖正视图，它包括场氧化层、衬底氧化层和氮化物层。

图2描述栅氧化层的沉积和埋置在栅氧化层中的接点孔。

图3描述多晶硅层和钨-硅层的沉积以及埋置的接点氮离子区域的沉积。

图4描述源/漏区的腐蚀和沉积。

图5描述氧化层的生长。

图6描述玻璃薄膜层的沉积。

图7描述用于装入电接点的窗口的开孔。

图8描述用于制成垂直方向电阻的富硅氮化物的沉积。

图9描述敷设电接点的金属喷镀步骤。

图10为存储单元的电气原理图。

图11为图10所描述的存储单元的平面布置图。

在这里描述的是制造MOS集成电路的接点窗口电阻元件的工艺。虽然本发明目前最佳的实施例所考虑的是在场效应晶体管的有金属沉积的多晶硅区域上堆置接点窗口电阻，但是本领域的专业人员将明白，本发明可容易地适用于其他实施方案。在以下叙述中提出许多具体的细节，以供透彻理解本发明之用。同样专业人员将明白，如果没有这些具体的细节，本发明仍可应用。此外，为不使本发明因多余而含糊，对于那些众所周知的处理工序不加赘述。

参照图1，图中画有P型单晶硅基片10。厚度为500至1000埃的一层比较薄的衬底氧化层11在该基片10的表面生成后，接着在衬底氧化层11上形成厚度为700至1200埃的氮化物层12。借助于平板印刷术，在需要生成厚的场氧化层处清除氮化物层12。然后在无氮化物层12的区域，用热的方法生长场氧化层（FOX）区域13，其厚度可达5000至10000埃。

参照图2，氮化物层12和衬底氧化层11用常规的腐蚀方法被除去。厚度为200至250埃的栅氧化层14便生成。在需要埋置接点的地方，用常规的印刷工艺开一个孔15。

参照图3，厚度为1000至3000埃的多晶硅层16在栅氧化层14上沉积。在多晶硅层16上沉积厚度为2000至3000埃的钨-硅（W-Si）层17，以满足低阻栅极应用的需要。多晶硅层16由磷扩散而掺杂。为形成氮离子（N¹）层而对多晶硅层16的掺杂可在钨-硅层17沉积之前，或在其沉积后实施。这个掺杂过程还在开孔15处形成氮离子埋置接点18。

在图4中，钨-硅层17，多晶硅层16和栅氧化层14被定型和腐蚀，以形成开孔19。然后通过自对准注入，以形成氮离子区域20。

区域20形成后，高温再氧化工艺将在露出硅或钨-硅的地方生成氧化层21，如图5所示，其中钨-硅层17被氧化层21所复合盖。氧化层21也在整个开孔19中生长;在生长氧化层21的过程中，在开孔19中的注入区域20也被热处理。

参照图6，硼二氧磷基硅酸盐玻璃（BPSG），或二氧磷基硅酸盐玻璃（PSG）薄膜22在整个表面上被沉积，并被软熔，以使该电路布局表面平滑。然后，通过印刷和腐蚀的方法在薄膜22上开孔，便得到接点窗口23、24和25，（如图7所示）。

图8说明对基片沉积实际的电阻材料。虽然掺杂有硅的任何绝缘材料大概都可用于此目的，但本发明的最佳实施例采用等离子体增强的化学气相沉积（PECVD）法而获得富硅氮化物。通过PECVD法，富硅氮化物薄膜26在窗口25上沉积和成型。PECVD法是用硅烷、氮和氨的混合物，在其总压力为，（例如）0.5-1.5托，温度为，（例如），308-505℃下实施的。硅烷的分压力可以是，（例如），0.2-0.6托，而氮的分压力可以是，（例如），0.3-0.8托。该工艺过程中要用的氨，其数量是比较小的，而且是可变的。改变氨用量的目的在于控制四氮化三硅和所沉积的硅杂质之比：在这种PECVD混合物中氨的浓度较低时，则沉积在基片上的电阻材料中的硅杂质浓度就较高。

在其上沉积有电阻元件26材料的粒径决定了所希望的这层的厚度，而且半绝缘层越厚，在电阻率相等的条件下，所需要的硅杂质就越多。钨-硅化物的粒径较大，用其作掺杂剂就需要比较厚的半绝缘层，以避免形成穿过该半绝缘层的峰值电流。在这种情况下，该半绝缘层的厚度可为，例如，1000-2000埃。在不要富硅氮化物的区域，可用传统的湿式腐蚀或等离子体腐蚀法将其清除。作为代替的方法，可用低温电子枪蒸发方法和顶离掩模法（lift-off    masking    method）沉积富硅氮化物薄膜。

参照图8和图9，钛层27被沉积在窗口23和24上，以及被沉积在窗口25上面的富硅氮化物层26上。该钛层27的厚度为500至1000埃。人们已知该钛层27能防止铝将其下面的硅或富硅氮化物薄膜短路。如同锡或钨那样的其他众所周知的势垒金属也可用于此。在钛层27上面所形成的铝-硅区域28提供电接触。因而，铝-硅区域29与接点窗口电阻层26有电接触。电阻是由处于电接点30和导电区29之间垂直指向的那层富硅氮化物薄膜26所提供的。源区32和金属件33呈直接的电接触，其间不存在电阻元件，虽然垂直方向接触的负载电阻被示为处于场氧化层区域13的上面，但在氮离子扩散区20上所指定的接点的上面，或在扩散区18上的硅化物埋置区上所指定的接点的上面，也可安置垂直方向接点间的负载电阻。金属层28一般被称为第一层金属，无论何时总可以追加第二层金属，也总可用其垂直方向的负载电阻。

现在参照图10和图11，图中描述应用本发明各项教导的双稳定静态随机存取存储单元。图10是原理图，而图11对应于图10，原理图的半导体芯片的平面布置图。图10中所用、标号对应于图11中相同层所用的标号。该电路由一对交叉耦合的晶体管40和41组成，晶体管40的源极42和晶体管41的源极43均与接地线（Vss）46连接。晶体管40的漏极44经由埋置接点48与晶体管41的栅极49耦合，而晶体管41的漏极45在埋置接点47相连，并接到晶体管40的栅极50，从而形成双稳态电路的交叉耦合连接。晶体管41的栅极49和晶体管40的漏极44再通过电阻52与第一层金属带61（即Vcc）连接。电阻52是根据本发明的教导制成的接点窗口电阻。同样，晶体管41的漏极45和晶体管40的栅极50通过接点窗口电阻51连接到带61的Vcc。用作数据线58和59的第二层金属带，分别与一对选通晶体管56和57连接。晶体管56和57合用一条共用的钨-硅栅带-即字地址线（WL）60。字地址线60与晶体管56和57的栅极62和63耦合。在埋置接点53处，晶体管56与晶体管41的栅极49耦合，而晶体管41的栅极又与晶体管40的漏极44耦合。晶体管57与晶体管41的漏极45耦合。数据线58与晶体管56耦合，数据线59与晶体管57耦合。

与现有技术相比，本发明具有许多优点。概括地说，本发明为制造所采用的掩模工序少于现有技术所需要的工序。另外，本发明最终制成的电路所呈现的表面轮廓低得多，其结果，由于上表面覆盖的金属镀层或氧化层的破裂所产生的问题几乎不存在了。因为电阻率不再取决于多晶硅负载元件的精确的长度和宽度，所以本发明的工艺不需要严格的掩模工序。再说，等离子体技术为低温沉积创造了条件。虽然用了一个特殊的实施例对本发明进行说明，但是本发明的用途甚广，且易于应用。本发明可应用在二个多晶硅元件之间、二个金属元件之间、多晶硅和金属元件之间、多晶硅元件和基片之间，金属元件和基片之间等等形成电阻。该电阻的分布电容大，这使本发明受杂散的α粒子所诱发的软错误之影响比现有技术所受的影响小。

于是，对供MOS集成电路里使用的、经过改进的电阻元件已作了说明。由一绝缘层隔离的二个导电区之间的电阻是由薄薄一层富硅氮化物的薄膜所提供的，该薄膜沉积在该绝缘层里所开的接点窗口之中。

Claims (12)

1、半导体器件中制造两个导电区之间的电阻的方法，其特征在于包括在所述的导电区之间形成一层用等离子体增强的化学气相沉积法(PECVD)沉积的半绝缘薄膜，所述的薄膜与所述的两个导电区均接触并在所述的导电区之间产生电阻，由此制成电阻元件。

2、根据权利要求1所述的方法，其特征在于：所述的半绝缘薄膜是由富硅氮化硅组成。

3、制造集成电路的电阻的方法，该电阻在由一层绝缘层隔开的两个导电区之间，该方法特征在于包括以下步骤：

在衬底上形成一个第一导电区域;

在所说的第一导电区域上形成一个第一绝缘层;

在所述的第一绝缘层内开一个窗口;

具有硅烷、氮和氨的混合物的富硅氮化硅的组成形成一个半绝缘薄膜，该薄膜是通过一等离子体增强化学气相淀积技术，在所述的窗口内形成的，所述的薄膜接触所述的第一导电区域;

在所述的薄膜上形成一个第二导电区域;

其中一个电阻元件制作在所述的两个导电区之间。

4、根据权利要求3的方法，其特征还包括以下步骤：

在形成所述窗口之前，在所述的第一绝缘层上形成一个第二绝缘层;以及在两个所述的绝缘层内开所述的窗口。

5、根据权利要求4的方法，其特征在于所说的第二绝缘层是由玻璃组成。

6、半导体器件中制造电阻的方法，其特征在于包括以下步骤：

在衬底上形成第一导电层;

在所述第一导电层上形成第一绝缘层;

在所述第一绝缘层上开窗口;

在所述的窗口中形成富硅氮化硅薄膜，使用等离子体增强的化学气相淀积技术把所述的富硅氮化硅薄膜沉积在所述的窗口内，所述的富硅氮化硅薄膜接触所述的第一导电层;

在所述的富硅氮化硅薄膜上形成一个第二导电层，所述第二导电层接触所述富硅氮化硅薄膜;

其中在两导电区之间制成一电阻元件。

7、根据权利要求6所述的方法，其特征在于所述的第一绝缘层是由一氧化层组成。

8、根据权利要求7所述的方法，其特征在于所述的第二导电层是由在所述的富硅氮化硅薄膜上的一层钛和在所述的钛层上的一层铝一硅层组成。

9、根据权利要求8所述的方法，其特征在于还包括以下步骤：

在开所述的窗口之前，在所述的第一绝缘层上形成一个第二绝缘层;在所说的两个绝缘层内开所述的窗口。

10、制造集成电路电阻的方法，特征在于包括以下步骤：

在衬底上生长一个栅氧化层;

除去一部分所述栅氧化层，以使该部分的衬底暴露;

在所述的栅氧化层上和所述暴露部分的衬底上形成一个多晶硅层;

通过磷扩散对所述的多晶硅层进行掺杂，其中一个埋置接触区在所述暴露部分的衬底中形成;

在所述多晶硅层上形成一层钨-硅层;

在所述的钨硅层上生长一层氧化层;

在所述的氧化层上形成一绝缘层;

在所述的绝缘层上和所述的氧化层上开一窗口，其中所述的开口延伸到所述的钨-硅层;

在所述窗口中形成富硅氮化硅薄膜，所述的富硅氮化硅薄膜是使用等离子增强的化学气相淀积技术被沉积在所述窗口的，所述富硅氮化硅薄膜接触所说的钨-硅层;

在所说的富硅氮化硅薄膜上形成一个导电层，所说的导电层具有一钛层和一铝硅层;

其中一个电阻元件便在集成电路的两个导体之间被制成。

11、根据权利要求10所述的方法，其特征在于所述的绝缘层是由选自亚磷玻璃（phosphorus  glass）和硼-二氧磷基硅酸盐玻璃所构成的这组材料中的一种材料所组成。

12、根据权利要求11所述的方法，其特征在于所述的富硅氮化硅薄膜是在压力近似为0.5～1.5托，温度近似为308～505℃时，由硅烷氮和氨的混合物所形成。

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