CN2765326Y - 半导体组件的内层介电层及半导体组件 - Google Patents

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Abstract

本实用新型是提供多层内联机内层介电层的结构，以及包括内层介电层的半导体组件。该内层介电层包括第一低介电常数材料层及形成于该第一低介电常数材料上的第二低介电常数材料。该第二低介电常数材料层至少较第一低介电常数材料层具有一不同的材料特征。而第三低介电常数材料层又至少较第二低介电常数材料层具有一不同的材料特征。其中，第一、第二以及第三低介电常数材料层较佳为相同材料所构成，并利用连续在一或数个具有不同沉积条件的沉积室中沉积，其中可调整或改变的沉积条件包括：气体流速、电源功率或气体种类。

Description

半导体组件的内层介电层及半导体组件
技术领域
本实用新型有关于半导体组件，特别有关于一种具有多层金属化结构的半导体组件。
背景技术
随着半导体组件电路密度增加及组件尺寸缩小，为有效地以内联机连结半导体芯片上的半导体组件，必须增加图案化金属层的层数并缩小每层金属线之间的间距。而不同层的金属内联机是以绝缘材料或薄层分开，其通称为内层介电层(ILD)。这些具有蚀刻孔洞或沟槽的绝缘层利用导电材料填充以形成介层窗或插塞来连接金属层与下一金属层。一般该内层介电层(ILD)的绝缘材料常以二氧化硅形成，其介电常数(dielectirc constant，k)约为4.0-4.5，相较于真空的k值为1.0。
然而，当半导体组件尺寸变小以及封装密度增加，金属线间的间距亦随之减少。然而，随着上下层间与同层间金属线的间距缩小，其电容随之成反比增加。因此，希望降低导线间绝缘材料的介电常数值(k)，以减少电容电阻时间常数并增加电路的性能，例如：频率响应。电容电阻延迟时间(RC delaytime)长会对电路讯号传递时间造成不良的影响。
为使绝缘层具有3或更低的介电常数，因此常用低介电常数绝缘层为内层介电层。然而，低介电常数材料的机械应力及相关特征较差。通常，介电常数越低的材料，其机械应力越差。因此，引入低介电常数绝缘材料于多层金属化整合方法中，将产生机械性弱且易受损的低介电常数(low-k)内联机堆栈，因此降低半导体组件的可靠度而导致组件失效。
发明内容
有鉴于上述问题，本实用新型的目在于提供一种半导体组件内层介电层及半导体组件，其是提供一种新整合结构，该结构为一具有多个低介电常数材料的多层金属化结构。单一内层介电层(ILD)包括三或多层的低介电常数材料，其中邻接的每层具有不同特征。此单一内层介电层(ILD)可仅包含一种低介电常数材料，或者该三或多层的低介电常数材料为沉积参数不同的特性不同的低介电常数材料。例如该内层介电层(ILD)中的各次层可具有不同的介电常数、密度，杨氏系数(Young’s modulus)，以及附着特征。
依据本实用新型的较佳实施例，半导体组件的内层介电层包括第一低介电常数材料次层，该第一低介电材料具有至少一种第一材料特征，以及第二低介电常数材料次层形成于该第一低介电常数材料次层上，而该第二低介电常数材料次层具有至少一种第二材料特征，其中该第二材料特征与该第一材料特征不同。另外，该方法更包括形成第三低介电常数材料此层于该第二低介电常数材料次层上，而该第三低介电常数材料层具有至少一种第三材料特征，且该第三材料特征与该第二材料特征不同。
依据本实用新型的另一较佳实施例，半导体组件包括一基底，该基底上具有组件区。第一蚀刻停止层形成于该基底上，以及第一内层介电层覆盖于该第一蚀刻停止层上。至少一第一导电区域形成于第一内层介电层以及第一蚀刻停止层中，其中该第一导电区域与基底上的至少一组件区域呈电性连接。第一内层介电层包含第一低介电常数材料次层覆盖于第一蚀刻停止层上，以及第二低介电常数材料次层覆盖于第一低介电常数材料次层上，该第二低介电常数材料次层具有至少一与第一低介电常数材料层不同的材料特征。接着，第三低介电常数材料次层覆盖于该第二低介电常数材料次层上，而该第三低介电常数材料次层至少具有一种与第二低介电常数材料次层不同的材料特征。
本实用新型较佳实施例的优点包括，提供一多层金属化结构及其制造方法，其中该内层介电层包含低介电材料，并可提高机械强度。而应用此新式金属化内层介电层的半导体组件可改善可靠度以及提升良率。
附图说明
图1是绘示出根据本实用新型的一实施例中，具有三层或以上次层内层介电层的剖面图。
图2是绘示出根据本实用新型的另一实施例中的一种内层介电层的剖面图。
图3是示出根据本实用新型的一较佳实施例中，具有多层内层介电层的半导体组件剖面图。
图4A-图4C绘示出符合本实用新型的其它实施例的剖面图。
符号说明：
102～蚀刻停止层；104～内层介电层；106、108、112～低介电常数材料层；114～蚀刻停止层；202～内层介电层；204、214～蚀刻停止层；206、208、212、216～低介电常数材料层；300～半导体组件；302a-302g～内层介电层；304a-304g～蚀刻停止层；306a-306g～第一低介电常数材料；308a-308g～第二低介电常数材料；312a-312g～第三低介电常数材料；314a、314b～蚀刻停止层；320～基底；322～组件区域；324～介电层；328～接触窗；330～蚀刻停止层；332～第一金属图案；334a、334b～介电层；336a、336b～蚀刻停止层；338a、338b～介电层；340～蚀刻停止层；342～绝缘层；344～绝缘层；346a-346g～导线；348a-348f～介层窗；350a、350b～导线；404～蚀刻停止层；406～第一低介电常数材料层；408～第二低介电常数材料层；412～第三低介电常数材料层；446～介层窗；448～导线；504～蚀刻停止层；506～第一低介电常数材料层；508～第二低介电常数材料层；512a-512d～第三低介电常数材料层；546～介层窗；548～导线。
具体实施方式
为让本实用新型的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
请参照图1，其是显示根据本实用新型的一较佳实施例以制造内层介电层102的剖面图。该内层介电层102包括一蚀刻停止层(ESL)104，该蚀刻停止层104可包括碳化硅(SiC)、碳氧化硅(SiCO)、碳氮化硅(SiCN)、其组成物、或其它绝缘材料，并利用化学气相沉积法化或电浆强化化学气相沉积法沉积形成，其厚度可为200-1000。该蚀刻停止层104可于图案化或蚀刻该内层介电层102时保护其下的绝缘层(未显示于图1，请参照图3)，并可增进与后续形成的低介电常数材料次层106、108及112间的附着力。
依据本实用新型的一实施例，内层介电层102包括三层或以上的低介电常数材料次层106、108、及112。其中该内层介电层102包括，第一低介电常数材料次层106形成于蚀刻停止层104上，第二低介电常数材料次层108形成于第一介电层106上，且至少一第三低介电常数材料次层112形成于该第二低介电常数材料次层108上。该内层介电层102更可包括其它额外的低介电常数材料层(未显示)。
接着形成一蚀刻停止层114于内层介电层102上。该蚀刻停止层114可于蚀刻制程时保护该内层介电层102以及增进后续沉积的内层介电层的附着力(未显示，请参照图3)。此外，该蚀刻停止层114可于图案化该内层介电层102之前或之后沉积。
接着，形成接触窗于蚀刻停止层114以及内层介电层102中，并填入导电材料(未显示于图1，请参照图3)。填入接触窗的导电插塞包括：钨、铝、掺杂的多晶硅或其它适当的导电材料。而该插塞可包括附着层以及阻障层，例如其各别为钛及氮化钛以改善组件特征。可利用单或双镶嵌制程形成沟槽及介层窗于内层介电层102，并成长或沉积一导体材料(例如：铜)于该沟槽及介层窗中，以完成导线及/或信道。
每一低介电常数材料次层106、108以及112至少与相邻材料层具有一不同的材料特征。例如，其可能具有不同的低介电常数(k)及/或密度，并且可能包括完全不同的低介电材料。在一实施例中，该最低的低介电常数材料次层106(该层邻接于蚀刻停止层104的底部)具有较其它上层低介电常数材料次层108及112低的介电常数。例如，第一低介电常数材料次层106的介电常数约低于2.8，其范围大体为2.2-2.5，而第二低介电材料108及第三低介电材料112约为2.8或更高，其范围大体为2.8-3.3。而其它实施例中，第一低介电常数材料次层106的密度约为0.89-1.2，而第二低介电常数材料次层108以及第三低介电常数材料次层112的密度大体为1.2-1.8。
在其它实施例中，第一低介电常数材料次层106的杨氏系数(Young’smodulus)将比第二及第三低介电常数材料次层108及112小。例如，第一低介电常数材料次层106的杨氏系数(Young’s modulus)约为20Gpa，而第二及第三低介电常数材料次层108及112约为10Gpa或更小。而另一范例中，该第一低介电常数材料次层106的杨氏系数(Young’s modulus)约为10Gpa或更小，第二低介电常数材料次层108约为10-15Gpa，而第三低介电常数材料次层112约为5-10Gpa或更小。
在另一实施例中，该第一低介电常数材料次层106较第二及第三低介电常数材料次层108及112的附着力佳，此优点是可改善第一低介电常数材料次层附着至蚀刻停止层104的能力。该第一低介电常数材料次层106的附着力约大于10J/m2，而第二及第三低介电常数材料次层108及112的附着力约小于10J/m2。
在一实施例中，该低介电常数材料次层106、108，及112较佳为相同材料所构成，其利用一或多个反应沉积室连续沉积以形成相同材料，其沉积条件系可改变或调整的。该沉积条件的改变可产生不同材料特征的低介电常数材料次层106、108及112，例如改变的参数包括：气体流速、电源功率标准或气体种类。此外，其它可改变或调整的沉积制程参数包括温度及压力。在另一实施例中，每一低介电常数材料层106、108、及112皆为不同种类的低阻值材料。
该低阻值材料层106、108及112以低介电常数材料较佳例如甲基掺杂氧化层(MSQ)，甲基掺杂氧化层衍生物，氢掺杂氧化层(HSQ)，氢掺杂氧化层衍生物，氧化物及甲基掺杂氧化层混成物，孔洞聚合物(porogen)/甲基掺杂氧化层混成物，氧化物及氢掺杂氧化层混成物，孔洞聚合物(porogen)/氢掺杂氧化层混成物，或其之组合物。此外，该低阻值材料次层106、108及112可为其它低介电材料，例如：奈米孔洞的二氧化硅(nanoporous silica)、xerogel、聚四氟乙烯(PTFE，Polytetrafluoroethylene)、或低介电材料例如：由Dow Chemical of Midland，Michigan提供的SiLK、以及由Allied Signalof Morristown，New Jersey提供的Flare、以及由加州圣克拉拉的应用材料公司生产的Black Diamond，而其它低阻值材料亦可被使用。接着，以化学气相沉积法(CVD)或旋涂式涂布技术沉积该些次层106、108及112，而其它涂布方式亦可被使用。该内层介电层102的沉积厚度以2000-9000较佳，而此该内层介电层的厚度亦可为其它范围。熟悉此技艺人士皆了解该较佳厚度范围是一设计上的选择性，其通常随组件电路大小的缩小及制程控制充分改善而减小。
在本实用新型的较佳实施例中，以低介电质甲基掺杂氧化层(MSQ)为第一、第二、及第三低介电常数材料次层106、108、112为例。一基底(未显示于图1；请参考图3)放置于沉积反应沉积室中。沉积的化学物质在第一温度及第一气体流速下引入反应沉积室中一段时间以形成第一低介电常数材料层106，其介电常数约2.5，而密度为0.9。接着将气体流速转变为第二气体流速以形成第二低介电常数材料层108，其介电常数约3.0，密度为1.5。然后再将气体流速转变为第三气体流速以形成第三低介电常数材料层112，其介电常数约3.3，密度为1.7。此外，为达成各层106、108、112的不同材料特征，亦可调整其沉积制程参数，例如功率大小、导入该沉积反应沉积室的气体种类、温度，及/或压力，或上述参数的组合。
图2显示符合本实用新型较佳实施例的另一内层介电层202的剖面图。该内层介电层202包括一蚀刻停止层204，其可为碳化硅(SiC)、碳氧化硅(SiCO)、碳氮化硅(SiCN)及其组合物，或其它绝缘材料，并利用化学气相沉积法(CVD)或电浆化学气相沉积法(PECVD)沉积，该沉积厚度约200-1000。其中低介电常数材料次层206、208、212及216依编号先后沉积。首先沉积低介电常数材料层206，并于图2中标示为1，而该第一低介电常数材料层206形成于蚀刻停止层204上。接着，修正或调整一或多个沉积制程参数以于第一低介电常数材料次层206上及邻接处形成第二低介电常数材料层208(层数2)。第二低介电常数材料层208较实施例的第一低介电常数材料层206具有一或多种不同材料参数的相同材料，该参数例如：密度、介电常数、附着力及杨氏系数(Young’s modulus)。或者，该第二低介电常数材料层208可包含与第一低介电常数材料层206不同的材料。
再修正或调整一或多个沉积制程参数以于该第二低介电常数材料层208上及邻接处形成第三低介电常数材料层212(层数(n-1))。第三低介电常数材料层212较实施例中的第二低介电常数材料层208具有一或多种不同材料参数的相同材料，该参数例如：密度、介电常数、附着力及杨氏系数(Young’smodulus)。或者，该第三低介电常数材料层212可包括与第二低介电常数材料层208不同的材料。
接着，再修正或调整一或多个沉积制程参数以于该第三低介电常数材料层212上及邻接处形成第四低介电常数材料层216(层数n)。该第四低介电常数材料层216较实施例中的第三低介电常数材料层212具有一或多种不同材料参数的相同材料，该参数例如：密度、介电常数、附着力及杨氏系数(Young’smodulus)。又或者，第三低介电常数材料次层216可包含与第四低介电常数材料次层21不同的材料。
其中该内层介电层202的总层数较佳者为三或更多层者，例如于实施例中可包括五或更多层。接着，于图案化该内层介电层202之前或后，可沉积一蚀刻停止层214于最上层的低介电材料层216上。
图3是图解说明一具有许多内层介电层302(如第302a至第302g图所示)的半导体组件300的剖面图，在此参考图1描述的内层介电层102及图2的内层介电层202以说明符合本实用新型较佳实施例的制作。图3是说明实施本实用新型的部分集成电路。特别是，组件300包括一基底320，该基底可为单一半导体晶片，例如为单晶硅晶片。此外，该基底300可包括一形成于埋藏氧化物层上的硅薄层，例如一绝缘层上有硅(silicon-on insulator，SOI)的基底，或其它半导体材料。一组件区域322形成于基底300上。而组件区域322包括彼此隔离的第一及第二晶体管，如图所示，而组件区域322亦可包括其它组件或电路。在该基底可有许多组件区域322形成于其上(未显示)。由于组件区域322形成的说明在对于本实用新型的了解上并非必需，因此在此予以省略之。
如图所示，该半导体组件300包括形成十层或更多层堆栈的金属联机层于组件区域322上。金属联机层连接该组件区域与该集成电路上的其它晶体管或组件，包括接地节点及电压节点。该金属层亦连接集成电路中不同组件区域322的集成电路系统、讯号以及集成电路组件的表面电压。
形成一介电层324于组件区域322上以作为电性绝缘，而该组件区域形成于基底320中或上并接着产生其它层，如金属层332。该组件区域322藉由穿过一蚀刻停止层328及介电层324的接触窗326以电性连接该组件区域322。在图解的实施例中，为清楚表示，因此仅显示一连接至组件区域的晶体管掺杂区域的接触窗。本实用新型的该项技术可应用于形成多个接触窗于组件区域322上，其包括连接至其它掺杂区及组件区322的栅极，本实用新型为清楚说明因此将其由图中省略。接着形成第一金属图案332于该组件区域322上并藉由接触窗326电性耦合该组件区域322，其中该第一金属图案332利用介电层330、蚀刻停止层328以及介电层324电性绝缘其它导电组件。该介电层330及324可包括：二氧化硅、无掺杂的硅玻璃(USG)或低介电材料。
一蚀刻停止层304a沉积于该介电层330上，请参考图1的蚀刻停止层104及图2的蚀刻停止层204所述。如图所示，三或多层低介电常数材料层306a、308a及312a依序形成于蚀刻停止层上304a，其说明可参考图1的低介电常数材料层106、108、及112以及图2的低介电常数材料层206、208、及212。邻接的低介电常数材料层306a、308a以含有一不同的材料特征者较佳。相似地，该邻接的低介电常数材料层308a、312a以含有至少一不同的材料特征者较佳。在一实施例中，该介电层306a、308a及312a以一或多个沉积反应沉积室连续沉积相同材料者较佳。
该低介电常数材料层306a、308a及312a利用具有所需金属层及介层窗图案的微影技术图案化。例如，在双镶嵌制程中先图案化形成介层窗346a，再图案化形成导线348a。或者，导线348a可于介层窗图案化前先图案化。该多个低介电常数材料次层306a、308a及312a可视为一单层以图案化。一导电材料例如铜沉积于图案化的低介电常数材料层306a、308a及312a中，该多余的导电材料则利用化学机械研磨法由上层的低介电常数材料层312a表面上移除，如图所示形成导线348a及介层窗346a以电性连接该导线332。导线348a及介层窗346a组成半导体组件300的单层金属化层。在填充导电材料前，可先形成阻障内榇层(barrier liner)以及晶种层(未显示)沉积于图案化低介电常数材料层306a、308a及312a上。
重复上述制程以形成多个其它金属化层，其说明请对照相关的内层介电层302b、302c、302d、302e、302f及302g及蚀刻停止层304c、304d、304e、304f及304g。虽图3中仅显示七层内层介电层，但在此亦可为更多或更少层，且该内层介电层是由三或多层的低介电常数材料层306a、308a及312a(如图3所示的306a-306g、308a-308g及312a-312g)形成于半导体组件300上。
在图案化低介电常数材料层312a、308a及306a之前或后，沉积该蚀刻停止层304于该低介电常数材料层312a的表面上。若蚀刻停止层304b于图案化低介电常数材料层312a、308a及306a前沉积于该低介电常数材料层312的表面上则先图案化蚀刻停止层304b，以形成介层窗346a-346g各别电性连接至332及348a-348g。该蚀刻停止层304b可于化学机械研磨以移除多余的导电材料时保护低介电常数材料层312a的表面。
接着继续完成该半导体组件300制程。沉积一蚀刻停止层314a于该内层介电层312g上，接着沉积一介电层334a于该蚀刻停止层314a上。图案化一介层窗于该介电层334a中以连接导线348g，并沉积一导电材料以填充该介层窗图案。沉积另一蚀刻停止层336a于该介电层334a上，再另外沉积一介电层338a于该蚀刻停止层336a上。藉由图案化该蚀刻停止层336a及介电层338a并沉积导电材料于其中以形成一导线350a。以相同方式沉积其它介电层334b及338b及蚀刻停止层314b及336b并利用单镶嵌制程图案化及填入以形成介层窗及导线350b。沉积其它蚀刻停止层340及绝缘层342及344于介电层338b及导线350b上，如图所示。
实施例中的介电层334a、338a、334b及338b(其为顶部数层介电层用以个别形成金属图案350a及350b)以具有介电常数约3.0-4.2的材料较佳。例如，旋涂一无掺杂硅玻璃(USG)于该基底表面上并图案化之。在其它实施例中，亦可使用氟硅玻璃(FSG)或其它具有适当低介电常数特征的常用材料。虽然厚度会依据设计选择与制程控制而有所改变，但该顶层沉积的厚度范围一般以6000-15000较佳。
图4A-图4C显示本实用新型的另一较佳实施例剖面图。其中，如图3及图4A所示，介层窗346a形成于第一低介电常数材料层306a及蚀刻停止层304a中，而导线348a则形成于第二低介电常数材料层308a及该蚀刻停止层312a中。在另一实施例中，如图4B所示，其中该介层窗446形成于蚀刻停止层404、第一低介电常数材料层406、及一第二低介电常数材料层408中，而导线448则形成于第三低介电常数材料层412中。在另一实施例中，如图4C所示，其中该介层窗546形成于蚀刻停止层504、第一低介电常数材料次层506、第二低介电常数材料次层508、第三低介电常数材料次层512a中及第四低介电常数材料次层512b中，而导线548则形成于第五低介电常数材料层512c及第六低介电常数材料层512d中。相同的，根据本实用新型的实施例，介层窗及导线会形成于一或多层低介电常数材料次层中。
本实用新型实施例的优点包括提供一新的半导体组件多层内联机，其提供了具有良好材料特性的低介电常数内层介电层以减少多层金属结构中的电阻电容延迟时间。利用本实用新型的制造结构的多层内联机层结构较坚固，以使本实用新型实施例的产率增加并改善可靠度。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。

Claims (14)

1.一半导体组件的内层介电层，其特征在于，包括：
一第一低介电常数材料层，其具有至少一第一材料特征；
一第二低介电常数材料层，其沉积于该第一低介电常数材料层上，该第二低介电常数材料层具有至少一第二材料特征，其中至少一该第二材料特征与该第一材料特征不同；以及
一第三低介电常数材料层，其沉积于该第二低介电常数材料层上，该第三低介电常数材料层具有至少一第三材料特征，其中至少一该第三材料特征与该第二材料特征不同。
2.根据权利要求1所述的内层介电层，其特征在于，该第一、第二、第三低介电常数材料层包括由甲基掺杂氧化层，甲基掺杂氧化层衍生物，氢掺杂氧化层，氢掺杂氧化层衍生物，氧化物及甲基掺杂氧化层混成物，孔洞聚合物/甲基掺杂氧化层混成物，氧化物及氢掺杂氧化层混成物，孔洞聚合物/氢掺杂氧化层混成物，或上述的组合物。
3.根据权利要求1所述的内层介电层，其特征在于，该第一、第二、第三低介电常数材料层为相同材料，在一或多个沉积反应沉积室连续沉积形成。
4.根据权利要求1所述的内层介电层，其特征在于，该第一、第二、第三材料特征包括密度、介电常数、附着力、或杨氏系数。
5.根据权利要求1所述的内层介电层，其特征在于，更包括形成至少一第四低介电常数材料层于该第三低介电常数材料层上，该第四低介电常数材料层具有至少一第四材料特征，其中至少一该第四材料特征与该至少一第三材料特征不同。
6.一半导体组件，其特征在于，包括：
一基底，该基底具有组件区域形成于其上；
一第一蚀刻停止层形成于该基底上；
一第一内层介电层形成于该第一蚀刻停止层上；
至少一第一导电区形成于该第一内层介电层以及该第一蚀刻停止层中，其中至少一第一导电区域电性连接该基底的至少一组件区域，且其中该第一内层介电层包括：
一第一低介电常数材料层形成于该第一蚀刻停止层上；
一第二低介电常数材料层形成于该第一低介电常数材料层上，该第二低介电常数材料层具有至少一与该第一低介电常数材料层不同的材料特征；以及
一第三低介电常数材料层形成于该第二低介电常数材料层上，该第三低介电常数材料层具有至少一与该第二低介电常数材料层不同的材料特征。
7.根据权利要求6所述的半导体组件，其特征在于，该第一、第二、第三低介电常数材料层包括由甲基掺杂氧化层，甲基掺杂氧化层衍生物，氢掺杂氧化层，氢掺杂氧化层衍生物，氧化物及甲基掺杂氧化层混成物，孔洞聚合物/甲基掺杂氧化层混成物，氧化物及氢掺杂氧化层混成物，孔洞聚合物/氢掺杂氧化层混成物，或上述的组合物。
8.根据权利要求6所述的半导体组件，其特征在于，该第一、第二、第三低介电常数材料层为相同材料，在一或多个反应沉积室连续沉积形成。
9.根据权利要求6所述的半导体组件，其特征在于，该第一、第二、第三材料特征包括密度、介电常数、附着力、或杨氏系数。
10.根据权利要求6所述的半导体组件，其特征在于，更包括至少一第四低介电常数材料层形成于该第三低介电常数材料层上，该第四低介电常数材料层具有至少一与该第三低介电常数材料层不同的材料特征。
11.根据权利要求6所述的半导体组件，其特征在于，更包括：
一第二蚀刻停止层形成于该第一内层介电层上；
一第二内层介电层形成于该第二蚀刻停止层上；以及
至少一第二导电区域形成于该第二内层介电层及第二蚀刻停止层中，其中该第二导电区域电性连接该第一导电区域，且其中该第二内层介电层包括：
一第四低介电常数材料层形成于该第三蚀刻停止层上；
一第五低介电常数材料层形成于该第四低介电常数材料层上，该第五低介电常数材料层具有至少一与第四低介电常数材料层不同的材料特征；以及
一第六低介电常数材料层形成于该第五低介电常数材料层上，该第六低介电常数材料层具有至少一与该第五低介电常数材料层不同的材料特征。
12.根据权利要求6所述的半导体组件，其特征在于，该第一低介电常数材料层具有一第一杨氏系数，其中该第一杨氏系数大于该第二低介电常数材料层的第二杨氏系数及该第三低介电常数材料层的第三杨氏系数。
13.根据权利要求6所述的半导体组件，其特征在于，该第一低介电常数材料层具有一第一介电常数，其中该第一介电常数大于该第二低介电常数材料层的第二介电常数及该第三低介电常数材料层的第三介电常数。
14.根据权利要求6所述的半导体组件，其特征在于，该第一低介电常数材料层的附着力较该第二低介电常数材料层及该第三低介电常数材料层的附着力大。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428586A (en) * 2003-04-08 2004-12-16 Matsushita Electric Ind Co Ltd Electronic device and the manufacturing method thereof
JP3808866B2 (ja) * 2003-12-05 2006-08-16 株式会社東芝 半導体装置
US7943919B2 (en) * 2003-12-10 2011-05-17 International Business Machines Corporation Integrated circuit with upstanding stylus
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100669851B1 (ko) * 2005-07-12 2007-01-16 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US7781892B2 (en) * 2005-12-22 2010-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US20070187828A1 (en) * 2006-02-14 2007-08-16 International Business Machines Corporation Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer
US7564136B2 (en) * 2006-02-24 2009-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration scheme for Cu/low-k interconnects
US7453151B2 (en) * 2006-07-27 2008-11-18 International Business Machines Corporation Methods for lateral current carrying capability improvement in semiconductor devices
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
WO2008127333A1 (en) * 2007-04-12 2008-10-23 Touchdown Technologies, Inc Hybrid probe for testing semiconductor devices
US7904868B2 (en) * 2007-10-17 2011-03-08 International Business Machines Corporation Structures including means for lateral current carrying capability improvement in semiconductor devices
US7936072B2 (en) * 2007-11-12 2011-05-03 Renesas Electronics Corporation Semiconductor device having dual damascene structure
US9029260B2 (en) * 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
US9165822B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming same
JP6206096B2 (ja) 2013-10-31 2017-10-04 富士通株式会社 半導体装置の製造方法
CN103871963A (zh) * 2014-02-21 2014-06-18 上海华力微电子有限公司 一种低介电常数薄膜的成膜方法
KR102460075B1 (ko) 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10685876B2 (en) * 2018-09-18 2020-06-16 International Business Machines Corporation Liner and cap structures for reducing local interconnect vertical resistance without compromising reliability
US20220415555A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Inductor and transformer semiconductor devices using hybrid bonding technology

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163960A (ja) 1988-12-16 1990-06-25 Toshiba Corp 半導体装置
US5372969A (en) 1991-12-31 1994-12-13 Texas Instruments Incorporated Low-RC multi-level interconnect technology for high-performance integrated circuits
JPH05235184A (ja) 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5486493A (en) 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5798568A (en) 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
JPH10163317A (ja) * 1996-11-28 1998-06-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5981374A (en) 1997-04-29 1999-11-09 International Business Machines Corporation Sub-half-micron multi-level interconnection structure and process thereof
US6124198A (en) 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6261944B1 (en) 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
US6075293A (en) 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
TW455948B (en) * 1999-09-13 2001-09-21 Motorola Inc Process for etching an insulating layer and forming a semiconductor device
JP2001338978A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
JP2004509467A (ja) * 2000-09-18 2004-03-25 エーシーエム　リサーチ，インコーポレイティド 超低誘電率誘電体と金属の組み合わせ
CN1201377C (zh) * 2001-03-29 2005-05-11 华邦电子股份有限公司 一种内金属介电层结构及其形成方法
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device

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