CN2755783Y - 无导线架的芯片封装装置 - Google Patents

无导线架的芯片封装装置 Download PDF

Info

Publication number
CN2755783Y
CN2755783Y CNU2004201163101U CN200420116310U CN2755783Y CN 2755783 Y CN2755783 Y CN 2755783Y CN U2004201163101 U CNU2004201163101 U CN U2004201163101U CN 200420116310 U CN200420116310 U CN 200420116310U CN 2755783 Y CN2755783 Y CN 2755783Y
Authority
CN
China
Prior art keywords
lead
window
chip
packaging device
fixed bed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNU2004201163101U
Other languages
English (en)
Inventor
资重兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CNU2004201163101U priority Critical patent/CN2755783Y/zh
Priority to EP05013158A priority patent/EP1667224A2/en
Application granted granted Critical
Publication of CN2755783Y publication Critical patent/CN2755783Y/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本实用新型涉及一种无导线架的芯片封装装置,是包括一裸芯片于其接点面依序贴覆一接着层及一固定层,其中该接着层开设有对应裸芯片接点的内接窗口,而该固定层选定处设有外接窗口,并于固定层及接着层的之间设有多数导线,令该导线内端经过接着层的内接窗口与裸芯片接点构成电性连接,而导线外端延伸于固定层的外接窗口处,并在该外接窗口处置设多数对外导电体分别与各导线的外端构成电性连接,且令对外导电体外露于外接窗口,组成无导线架的芯片封装装置,以达成整体封装结构精小以及封装成本降低等效果。

Description

无导线架的芯片封装装置
技术领域
本实用新型是有关一种封装芯片的装置,特别是指一种芯片封装组成足以提供与其它电子产品(例如电路板卡等)配合应用的无导线架的芯片封装装置。
背景技术
目前,现有的传统的芯片封装结构如图10所示,是具有一金属质的导线架10,该导线架10是为两侧或四周冲压出多数片状引脚101所排列构成,各各引脚101下端冲设有一凸块102,以该凸块102的端面103作为对外导电部位,而导线架10的引脚101上方是贴覆有一黏性胶带20,于该胶带20固定有一半导体芯片30,并于该裸芯片30与各引脚101间设有一电性连接的金属线40,且在金属线40连接完成后,灌注有一绝缘性封胶体50密封住裸芯片30周围及导线架10底面,仅预留所述该引脚101的下端面103外露,以与电路板组装形成电性连接。
以上现有的芯片封装结构,是为现今普遍应用的芯片封装技术,其不足之处是应用该导线架10与裸芯片30构成封装前,必需经过烦锁的冲压成型制造,尤其面对日趋精小化的芯片设计,使得该导线架10制造品质更难精确掌控,将增加许多质量管理成本,且该导线架10将限制住整体芯片封装结构缩小化的限度;其次,该金属线40焊接完成后,必须经过封胶体50密封制成,其注入封胶体50过程中,经常发生损毁金属线40或其接点情形,因而产生许多瑕疵品,并增加许多后续的测试质量管理等成本。
发明内容
本实用新型的目的在于避免上述现有技术中的不足之处而提供一种无导线架的芯片封装装置的产品,利用导线布设及连接结构,组成一种无传统导线架即可封装完成的芯片封装结构,进一步获得整体芯片封装结构精小、封装质量提高,以及封装成本降低等效益。
本实用新型的目的可以通过以下措施来达到:
一种无导线架的芯片封装结装置,包括:
一裸芯片,至少一选定面设有多数接点;
一接着层,于对应裸芯片的多数接点处开设有内接窗口;
多数导线,具有一内端及一外端;
一固定层,开设有外接窗口,并可于外接窗口中植设对外导电体;
该裸芯片的多数接点面依序组装有接着层、多数导线及固定层,多数导线被夹固于接着层及固定层之间,该导线内端经过接着层的内接窗口与裸芯片的多数接点构成电性连接,而导线外端延伸于固定层的外接窗口处,并在该外接窗口中植设多数个对外导电体分别与各导线的外端构成电性连接。
其中,该接着层的内接窗口包括多数个对应芯片多数接点的独立通孔或呈一条槽状。
其中,该固定层的外接窗口包括多数个独立通孔或呈一条槽状;该外接窗口于固定层二边侧或四周开设。
其中,该固定层包括于对应接着层的内接窗口处开设有内接窗口,于该内接窗口中注入锡膏。
其中,该多数导线的外端设有一导接部。
其中,该导接部导线弯折为曲折状。
其中,该对外导电体为植设锡球或注入锡膏。
其中,该多数导线的内端包括设有一导接部。
其中,该导接部是包括具有一板片两端连接于导线的内端处,该导线内端弯折为连续曲折状,且于板片处设有一金属突块。
本实用新型相比现有技术具有如下优点:依上述目的,本实用新型的实施内容是包括一裸芯片、一接着层、多数导线及一固定层所组成,其中:该裸芯片是于其接点面依序贴覆一接着层、多数导线及一固定层,令多数导线被夹固于接着层及固定层之间;该接着层是开设有对应裸芯片接点的内接窗口,该固定层选定处设有外接窗口,并令该导线内端经过接着层的内接窗口与裸芯片接点构成电性连接,而导线外端延伸于固定层的外接窗口处;并在该外接窗口处植设多数对外导电体分别与各导线的外端构成电性连接,且令对外导电体外露于外接窗口,即组成本实用新型无导线架的芯片封装装置,达成整体封装结构精小、封装质量提高,以及封装成本降低等效果。
附图说明
图1为本实用新型分解状态的立体示意图。
图2为本实用新型封装状态的纵断面示意图。
图3为本实用新型封装状态的横断面示意图。
图4为本实用新型对外导电体的实施例示意图。
图5为本实用新型多数导线的外端实施例示意图。
图6为本实用新型固定层的内接窗口实施例示意图。
图7为本实用新型多数导线的内端实施例断面图。
图8为本实用新型多数导线的内端实施例示意图。
图9为本实用新型外接窗口的另一实施例示意图。
图10为现有芯片封装结构的示意图。
图号说明
裸芯片1;                    接点11;
接着层2;                    内接窗口21;
通孔22;                     导线3;
内端31;                     导接部311;
板片312;                    金属突块313
外端32;                     导接部321;
固定层4;                    外接窗口41;
对外导电体42;               锡球421;
锡膏422;                    通孔43;
内接窗口44;                 通孔45;
锡膏46;
具体实施方式
本案创作人鉴于上述现有芯片封装结构所衍生的各项问题及不足,乃亟思加以改良创新,并经多年苦心孤诣潜心研究后,终于成功研发完成该无导线架的芯片封装装置。
兹依附图实施例将本实用新型的结构特征及其它的作用、目的详细说明如下:
如图1所示,本实用新型无导线架的芯片封装装置,是包括一裸芯片1、一接着层2、多数导线3及一固定层4所组成,其中:
裸芯片1,是为现有技术所构成的物品,即通常以半导体材料所切割制成的片状电子组件,具有逻辑运算、记忆等功能,于该裸芯片1至少一选定面设有多数接点11(如图2所示),利用该接点11与其它电子产品可形成电性连接;
接着层2,请参阅图1及图2所示,可为采用接着胶(Film)等材料制成,选定接着层2对应裸芯片1多数接点11处,开设有内接窗口21以配合下述多数导线3组装应用;其中,该内接窗口21是可为多数个对应各个接点11的独立通孔22或呈一条槽状,其形状可为矩形、圆形等,不拘于特定;
多数导线3,请参阅图1所示,其是使该芯片1可对外构成电性连接的导体,可为金属导线所构成,具有一内端31与裸芯片1的接点11构成电性连接,并具有一外端32可与外界构成电性连接;
固定层4,请参阅图1及图2所示,是用以固定多数导线3的结构层,于固定层4选定处开设有外接窗口41以配合上述多数导线3组装应用,并可供于外接窗口41植设对外导电体42与导线3构成电性连接;其中,所述该外接窗口41是可为多数个独立通孔43或呈一条槽状等,其形状可为矩形、圆形等,且该外接窗口41可为设置于固定层4二边侧处(如图1所示)或四边侧处(矩阵状,如图9所示)构成;
接着,请参阅图2及图3所示,令该裸芯片1的多数接点11该面,依序贴覆组装有接着层2、多数导线3及固定层4,令多数导线3被夹固于接着层2及固定层4的间,并令该导线3的内端31经过接着层2的内接窗口21与裸芯片1接点11构成电性连接,而该导线3的外端32延伸于固定层4的外接窗口41处,并在该外接窗口41处植设多数个对外导电体42分别与各导线3的外端32构成电性连接,且令该对外导电体42外露于外接窗口41,即组成本实用新型所为一种无导线架的芯片封装装置。
如上所述,本实用新型该固定层4的外接窗口41处是植设对外导电体42与导线3的外端32构成电性连接,该对外导电体42构成方式是包括:可为一种锡球421植固于外接窗口41(如图2所示),或可为一种锡膏422注入于该外接窗口41所构成等(如图4所示),或其它足以与导线3的外端32构成电性连接,且能再与外界电子产品(如电路板)构成电性连接的导体构成,例如植设铜块等等。
请参阅图5所示,本实用新型该多数导线3的外端32,包括可设有一导接部321用以与对外导电体42构成电性连接,该导接部321可为所述导线3弯折为连续曲折状所构成,或弯折呈其它形状构成,借此可与该对外导电体42稳固结合导接,并增进其导接面积。
请参阅图4及图6所示,本实用新型该固定层4亦可于对应接着层2的内接窗口21处开设有内接窗口44,该内接窗口44可为多数个独立通孔45或呈一条槽状等,借此可于该内接窗口21、45中注入锡膏46,以使多数导线3的内端31与裸芯片1接点11构成稳固电性连接。
另请参阅图7及图8所示,本实用新型该多数导线3的内端31处亦可设有一导接部311,其包括构成有一板片312两端连接于导线3的内端31处,并令该导线内端31弯折为连续曲折状,且于板片312处设有一金属突块313(例如锡突块),利用连续曲折状的导线内端31可微幅移动调整板片312的位置,使之精确对准裸芯片1的接点11构成电性连接,且该金属突块313更臻确实与裸芯片1的接点11接触导电。
运用本实用新型无导线架的芯片封装装置,明显已免除传统导线架结构,故可避免传统导线架制造质量难以精确掌控的缺点,降低使用导线架的材料成本及质量管理成本等,并因不需使用导线架,即可使整体芯片封装结构更臻轻薄,以符合电子产品精巧化设计趋势;其次本实用新型该多数导线3是可预先黏着于接着层2或固定层4,再令固定层4贴覆于接着层2使多数导线3固定,因此该多数导线3不必承受传统封胶体灌注的压力及冲击力等,故能有效提高芯片构装的成品率,并降低后续的质量管理成本。
综上所述,本实用新型无导线架的芯片封装装置,已确具实用性与创造性,其手段的运用亦出于新颖无疑,且功效与设计目的诚然符合,已称合理进步至明,为此,依法提出实用新型专利申请。

Claims (9)

1、一种无导线架的芯片封装装置,其特征在于:包括:
一裸芯片,至少一选定面设有多数接点;
一接着层,于对应裸芯片的多数接点处开设有内接窗口;
多数导线,具有一内端及一外端;
一固定层,开设有外接窗口,并可于外接窗口中植设对外导电体;
该裸芯片的多数接点面依序组装有接着层、多数导线及固定层,多数导线被夹固于接着层及固定层之间,该导线内端经过接着层的内接窗口与裸芯片的多数接点构成电性连接,而导线外端延伸于固定层的外接窗口处,并在该外接窗口中植设多数个对外导电体分别与各导线的外端构成电性连接。
2、如权利要求1所述的无导线架的芯片封装装置,其特征在于:其中,该接着层的内接窗口包括多数个对应芯片多数接点的独立通孔或呈一条槽状。
3、如权利要求1所述的无导线架的芯片封装装置,其特征在于:其中,该固定层的外接窗口包括多数个独立通孔或呈一条槽状;该外接窗口于固定层二边侧或四周开设。
4、如权利要求1所述的无导线架的芯片封装装置,其特征在于:其中,该固定层包括于对应接着层的内接窗口处开设有内接窗口,于该内接窗口中注入锡膏。
5、如权利要求1所述的无导线架的芯片封装装置,其特征在于:其中,该多数导线的外端设有一导接部。
6、如权利要求5所述的无导线架的芯片封装装置,其特征在于:其中,该导接部导线弯折为曲折状。
7、如权利要求1或5所述的无导线架的芯片封装装置,其特征在于:其中,该对外导电体为植设锡球或注入锡膏。
8、如权利要求1所述的无导线架的芯片封装装置,其特征在于:其中,该多数导线的内端包括设有一导接部。
9、如权利要求8所述的无导线架的芯片封装装置,其特征在于:其中,该导接部是包括具有一板片两端连接于导线的内端处,该导线内端弯折为连续曲折状,且于板片处设有一金属突块。
CNU2004201163101U 2004-12-01 2004-12-01 无导线架的芯片封装装置 Expired - Fee Related CN2755783Y (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CNU2004201163101U CN2755783Y (zh) 2004-12-01 2004-12-01 无导线架的芯片封装装置
EP05013158A EP1667224A2 (en) 2004-12-01 2005-06-17 Chip packaging structure without leadframe

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNU2004201163101U CN2755783Y (zh) 2004-12-01 2004-12-01 无导线架的芯片封装装置

Publications (1)

Publication Number Publication Date
CN2755783Y true CN2755783Y (zh) 2006-02-01

Family

ID=35929409

Family Applications (1)

Application Number Title Priority Date Filing Date
CNU2004201163101U Expired - Fee Related CN2755783Y (zh) 2004-12-01 2004-12-01 无导线架的芯片封装装置

Country Status (2)

Country Link
EP (1) EP1667224A2 (zh)
CN (1) CN2755783Y (zh)

Also Published As

Publication number Publication date
EP1667224A2 (en) 2006-06-07

Similar Documents

Publication Publication Date Title
CN1685498A (zh) 用于整体成型组件的热增强封装
CN1430251A (zh) 层叠芯片封装件的制造方法
CN1685508A (zh) 具有盖板型载体的电子模块
CN1455455A (zh) 中心焊点芯片的叠层球栅极阵列封装件及其制造方法
CN1287452C (zh) 以导线架为承载件的开窗型球栅阵列半导体封装件及制法
CN1505146A (zh) 多芯片模块
CN2755783Y (zh) 无导线架的芯片封装装置
CN1808702A (zh) 半导体封装结构及其制法
CN2543206Y (zh) 内存芯片堆栈构造
CN2520566Y (zh) 插针式集成电路结合装置
CN1374695A (zh) 具有内嵌式散热块的半导体封装件
CN2672856Y (zh) 芯片封装结构
CN2531525Y (zh) 直接散热型bga基板
CN2919603Y (zh) 电连接器模块
CN1933147A (zh) 芯片封装体与堆叠型芯片封装结构
CN2664079Y (zh) 小型的存储卡构造
CN1567585A (zh) 具有散热片的半导体封装体
CN2779618Y (zh) 可层叠的封装芯片结构改良
CN1253378A (zh) 球栅阵列型半导体器件封装
CN1228838C (zh) 结构强化的开窗型半导体封装件
CN2640038Y (zh) 芯片封装结构
CN2590179Y (zh) 射出成型的影像感测器
CN1925120A (zh) 晶穴朝下型芯片封装构造的制造方法及构造
CN1485914A (zh) 开窗型多芯片半导体封装件
CN100446231C (zh) 半导体封装结构及其制法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee