CN220570542U - 一种新型的gfp帧头检测电路 - Google Patents
一种新型的gfp帧头检测电路 Download PDFInfo
- Publication number
- CN220570542U CN220570542U CN202320648636.1U CN202320648636U CN220570542U CN 220570542 U CN220570542 U CN 220570542U CN 202320648636 U CN202320648636 U CN 202320648636U CN 220570542 U CN220570542 U CN 220570542U
- Authority
- CN
- China
- Prior art keywords
- frame
- module
- counter
- pli
- frame header
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 65
- 230000001360 synchronised effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000008054 signal transmission Effects 0.000 claims description 15
- 230000002457 bidirectional effect Effects 0.000 claims description 3
- 238000010009 beating Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本实用新型涉及到数据帧节处理技术领域，具体涉及到一种新型的GFP帧头检测电路。包括帧头检测模块，虚帧检测模块和同步状态模块；其中，所述同步状态模块内包括帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器。提出一个由于多出3‑4个时钟周期的时间余量，基本中间信号都可以打拍后使用，不再以帧头首字节指示信号作为主要处理条件，不会形成闭合反馈环，只需要根据PLI计数器或者虚帧脉冲信号去同步帧头计数器，相关计数器也都经过寄存器打拍后再使用，关键路径逻辑层次减少，提高了时序。
Description
技术领域
本实用新型涉及到数据帧节处理技术领域，具体涉及到一种新型的GFP帧头检测电路。
背景技术
现阶段在GFP收帧过程中，考虑连续接收4字节空闲帧的情况，需要在4个时钟周期内完成扰码，CRC计算和帧头纠错，得到正确的PLI值，根据PLI值确定下一帧帧头的位置。这样处理组合逻辑较多，逻辑层次比较深，vivado综合实现得到处理空闲帧的这条路径的逻辑层次至少有7-8层，不容易满足较高的时序要求。
实用新型内容
为了解决以上现有技术的不足，本实用新型的目的在于提供一种新型的GFP帧头检测电路，在处理帧的过程中，不再以帧头首字节指示信号作为各子模块主要处理条件，不会形成闭合反馈环，只需要根据PLI计数器或者虚帧脉冲指示信号去同步帧头计数器从而确定核心报头的位置。逻辑层次减少，时序得到了优化。
本实用新型采用的技术方案如下：一种新型的GFP帧头检测电路，包括帧头检测模块，虚帧检测模块和同步状态模块；其中，所述同步状态模块内包括帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器。
进一步的，帧头检测模块和虚帧检测模块之间设置有双向信号传输通道，分别用于传输帧头检测模块到虚帧检测模块的正确的核心报头字段信号，和传输虚帧检测模块到帧头检测模块的错误的核心报头字段信号。
进一步的，同步状态模块和帧头检测模块之间设置有从CRC计算模块到帧头检测模块的信号传输通道，用于传输信号给帧头检测模块。
进一步的，所述虚帧检测模块和同步状态模块设置有信号传输通道，且为两个通道，分别用于传输虚帧检测模块到帧头计数器的虚帧脉冲信号，以及传输虚帧检测模块到数据扰码模块的正确的核心报头字段信号。
进一步的，帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器之间，分别设置有从前一模块到后一模块的信号传输通道，在PLI计数器和帧头计数器还设置有PLI计数器到帧头计数器的信号传输通道。
进一步的，帧头检测模块内包含有4个虚帧检测器。
值得说明的是，帧头检测模块的目的在于，当错误纠正被禁用，4个虚帧检测器搜索核心报头字段信号进行预同步的操作，一旦在候选PLI计数器和核心报头字段信号中检测到正确的核心报头字段信号，就会识别出一个候选GFP帧，进入预同步状态。
虚帧检测模块用于前一个GFP帧的PLI字段用于查找下一个候选GFP帧的帧头，4个虚帧检测模块中任意一个虚帧检测器连续检测到Delta+1个正确的核心报头字段信号进入同步状态模块SYNC中进入同步状态，并产生一个虚帧脉冲VF_Pulse指示核心报头字段信号第一字节(用于同步帧头计数器)。如果检测到不正确的核心报头字段信号，则返回帧头检测的状态。预同步状态下单错误纠正被禁用。
同步状态模块在工作时，同步状态模块启用帧头纠错模块，同步状态模块同步后帧头检测过程如下：
第一步，帧头计数器在刚进入同步状态时根据虚帧脉冲指示信号同步到0，在同步之后根据PLI计数器计数到合适的值提前同步到0(PLI_CNT_T＝＝PLI_Correct_T-N，N为4或者4的倍数)；
第二步，数据扰码模块根据帧头计数器相应的节拍将核心报头字段信号与8'hB6，8'hAB，8'h31，8'hE0进行异或扰码；
第三步，CRC计算模块对数据扰码模块扰码后的数据进行CRC计算。采用多项式x16+x12+x5+1，根据CRC结果确实是否有多bit错误和单bit错误，如果有单bit错误，定位出错的bit位(对应PLI字符段16bit)；
第四步，帧头纠错模块根据CRC结果计算出真正的PLI值(有单bit错误则进行纠错)；
第五步，帧头判定模块在当前核心报头字段信号位置确定的情况下，假设接下来4字节为下一帧的核心报头字段信号，在假设的核心报头字段信号最后一字节所在节拍判断上一帧实际的PLI值，若为0，则可判定假设的这4字节为下一帧的核心报头字段信号，并给出一个指示信号(即核心报头字段信号的最后一字节)，如果不为0，则这4字节不是下一帧的核心报头字段信号；
最后，PLI计数器根据指示信号去同步PLI计数器到合适的值；
虚帧检测模块在指示信号有效时(即确定是核心报头字段信号，指示信号根据实际需要做打拍处理)，将MB_Err信号寄存，反馈给帧头检测模块。如果有多bit错误则回到HUNT状态重新同步。
有益效果：
本实用新型提供的一种新型的GFP帧头检测电路，相较于传统收帧方案由于从原数据到得到纠错后真实PLI值去进行空闲帧判断仅有4个时钟周期的处理时间，这些中间信号基本都没有经过寄存器打拍后输出使用，而且原方案主要是根据帧头首字节指示信号得到下一个帧头首字节指示信号，处理空闲帧时形成了一个路径比较长的反馈环，逻辑层级较深，综合出来的时序较差。本方案由于多出3-4个时钟周期的时间余量，基本中间信号都可以打拍后使用，不再以帧头首字节指示信号作为主要处理条件，不会形成闭合反馈环，只需要根据PLI计数器或者虚帧脉冲信号去同步帧头计数器，相关计数器也都经过寄存器打拍后再使用，关键路径逻辑层次减少，提高了时序。
附图说明
图1为本实用新型一种新型的GFP帧头检测电路的检测功能框图；
图2为本实用新型一种新型的GFP帧头检测电路处理的帧的字节示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型的保护范围。
如图1所示的一种新型的GFP帧头检测电路，包括帧头检测模块，虚帧检测模块和同步状态模块；其中，所述同步状态模块内包括帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器。
在本实施例中，帧头检测模块和虚帧检测模块之间设置有双向信号传输通道，分别用于传输帧头检测模块到虚帧检测模块的正确的核心报头字段信号，和传输虚帧检测模块到帧头检测模块的错误的核心报头字段信号。
在本实施例中，同步状态模块和帧头检测模块之间设置有从CRC计算模块到帧头检测模块的信号传输通道，用于传输信号给帧头检测模块。
在本实施例中，所述虚帧检测模块和同步状态模块设置有信号传输通道，且为两个通道，分别用于传输虚帧检测模块到帧头计数器的虚帧脉冲信号，以及传输虚帧检测模块到数据扰码模块的正确的核心报头字段信号。
在本实施例中，帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器之间，分别设置有从前一模块到后一模块的信号传输通道，在PLI计数器和帧头计数器还设置有PLI计数器到帧头计数器的信号传输通道。
在本实施例中，帧头检测模块内包含有4个虚帧检测器。
值得说明的是，帧头检测模块的目的在于，当错误纠正被禁用，4个虚帧检测器搜索核心报头字段信号进行预同步的操作，一旦在候选PLI计数器和核心报头字段信号中检测到正确的核心报头字段信号，就会识别出一个候选GFP帧，进入预同步状态。
虚帧检测模块用于前一个GFP帧的PLI字段用于查找下一个候选GFP帧的帧头，4个虚帧检测器中任意一个虚帧检测器连续检测到Delta+1个正确的核心报头字段信号进入同步状态模块SYNC中进入同步状态，并产生一个虚帧脉冲VF_Pulse指示核心报头字段信号第一字节(用于同步帧头计数器)。如果检测到不正确的核心报头字段信号，则返回帧头检测的状态。预同步状态下单错误纠正被禁用。
同步状态模块在工作时，同步状态模块启用帧头纠错模块，同步状态模块同步后帧头检测过程如下：
第一步，帧头计数器在刚进入同步状态时根据虚帧脉冲指示信号同步到0，在同步之后根据PLI计数器计数到合适的值提前同步到0(PLI_CNT_T＝＝PLI_Correct_T-N，N为4或者4的倍数)；
第二步，数据扰码模块根据帧头计数器相应的节拍将核心报头字段信号与8'hB6，8'hAB，8'h31，8'hE0进行异或扰码；
第三步，CRC计算模块对数据扰码模块扰码后的数据进行CRC计算。采用多项式x16+x12+x5+1，根据CRC结果确实是否有多bit错误和单bit错误，如果有单bit错误，定位出错的bit位(对应PLI字符段16bit)；
第四步，帧头纠错模块根据CRC结果计算出真正的PLI值(有单bit错误则进行纠错)；
第五步，帧头判定模块在当前核心报头字段信号位置确定的情况下，假设接下来4字节为下一帧的核心报头字段信号，在假设的核心报头字段信号最后一字节所在节拍判断上一帧实际的PLI值，若为0，则可判定假设的这4字节为下一帧的核心报头字段信号，并给出一个指示信号(即核心报头字段信号的最后一字节)，如果不为0，则这4字节不是下一帧的核心报头字段信号；
最后，PLI计数器根据指示信号去同步PLI计数器到合适的值；
虚帧检测模块在指示信号有效时(即确定是核心报头字段信号，指示信号根据实际需要做打拍处理)，将MB_Err信号寄存，反馈给帧头检测模块。如果有多bit错误则回到HUNT状态重新同步。
请参阅图2，①表是当前帧为数据帧时根据PLI计数器的值提前同步帧头计数器；(提前同步避免扰码数据错位)；③表示是PLI计数器和帧头纠错模块纠错后的PLI计数器的值相等(或者刚开始同步检测到虚帧脉冲指示信号)时，同步PLI计数器Ck_CNT到0，计数到3保持。虚帧脉冲指示信号cHEC_En指示第4拍(即核心报头字段信号的第4字节)；②在确定当前核心报头字段信号，假设后面4字节为下一帧的核心报头字段信号，在第4节拍判断前一帧的PLI计数器的值是否为0，是0则前一帧为空闲帧，假设成立！给出cHEC_En指示信号，PLI计数器的值不为0，则假设不成立，此帧为数据帧；最后根据cHEC_En指示信号同步PLI计数器到合适的值。
上述是处理收帧的流程，设想的空闲帧和空闲帧之间，空闲帧和数据帧之间的处理情况。其原理主要是根据当前核心报头字段信号已经确定，假设接下来的4字节为下一帧的核心报头字段信号，在假设的核心报头字段信号的最后一字节对应的时钟周期去判断上一帧的PLI计数器的值是否为0(即上一帧是否为空闲帧)，如果为0，则假设成立，这4字节为下一帧的帧头，给出一个指示信号(指示核心报头字段信号的最后一字节)；如果不为0，则这4字节为数据帧的扩展头或者净荷数据段部分。基本上每4拍都会判断一次，但是只有在上一帧为空闲帧(上一帧PLI计数器的值为0)时指示信号有效。这样只需要在8个时钟周期内完成数据扰码，CRC计算模块和帧头纠错模块得到真正的PLI值，比原方案多出3-4个时钟周期的余量去处理上述过程。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所有的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (4)
1.一种新型的GFP帧头检测电路，包括帧头检测模块，虚帧检测模块和同步状态模块；其特征在于：所述同步状态模块内包括帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器；
所述帧头检测模块和虚帧检测模块之间设置有双向信号传输通道；
在所述帧头计数器、数据扰码模块、CRC计算模块、帧头纠错模块、帧头判定模块和PLI计数器之间，分别设置有从前一模块到后一模块的信号传输通道，在PLI计数器和帧头计数器还设置有PLI计数器到帧头计数器的信号传输通道。
2.根据权利要求1所述的一种新型的GFP帧头检测电路，其特征在于：所述同步状态模块和帧头检测模块之间设置有从同步状态模块到帧头检测模块的信号传输通道。
3.根据权利要求1所述的一种新型的GFP帧头检测电路，其特征在于：所述虚帧检测模块和同步状态模块设置有信号传输通道。
4.根据权利要求1所述的一种新型的GFP帧头检测电路，其特征在于：所述帧头检测模块内包含有4个虚帧检测器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320648636.1U CN220570542U (zh) | 2023-03-29 | 2023-03-29 | 一种新型的gfp帧头检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320648636.1U CN220570542U (zh) | 2023-03-29 | 2023-03-29 | 一种新型的gfp帧头检测电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220570542U true CN220570542U (zh) | 2024-03-08 |
Family
ID=90104438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320648636.1U Active CN220570542U (zh) | 2023-03-29 | 2023-03-29 | 一种新型的gfp帧头检测电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN220570542U (zh) |
-
2023
- 2023-03-29 CN CN202320648636.1U patent/CN220570542U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0637746A (ja) | フレーム同期制御方式 | |
| CN103582026B (zh) | 一种cpri自适应配置的方法和装置 | |
| US5282211A (en) | Slip detection during bit-error-rate measurement | |
| WO2011000282A1 (zh) | 一种实现同步数字体系帧头定位的方法及装置 | |
| JP2666679B2 (ja) | スロット受信同期回路 | |
| EP0451767B1 (en) | Frame synchronization stabilizer | |
| CN220570542U (zh) | 一种新型的gfp帧头检测电路 | |
| US5963605A (en) | Burst frame phase synchronizing circuit and burst frame phase synchronizing method utilizing a frame synchronizing signal satisfying a calculated protection condition | |
| JP3322561B2 (ja) | Ｆｍ文字多重放送用受信機 | |
| JP2768303B2 (ja) | 誤り訂正回路 | |
| JP2959520B2 (ja) | 同期保護装置 | |
| JP3290331B2 (ja) | ブロック同期処理回路 | |
| JP3565206B2 (ja) | 伝送データフレーム同期回路及び伝送データフレーム同期方法 | |
| JPH10150439A (ja) | フレーム同期回路および通信システム | |
| JP3536799B2 (ja) | フレーム同期回路および同期方法、ならびにそのプログラムを記録した記録媒体 | |
| JP2000315956A (ja) | 誤り訂正装置 | |
| US6307904B1 (en) | Clock recovery circuit | |
| JPH06164572A (ja) | フレーム同期回路およびフレーム同期方法 | |
| JP2644304B2 (ja) | データ伝送方式 | |
| JPH0548597A (ja) | フレーム同期装置 | |
| JPS5875346A (ja) | フレ−ム同期方式 | |
| CN116318569A (zh) | 一种可配置多速率的sdh线路的帧头检测方法及系统 | |
| JPH098795A (ja) | フレーム同期方法及び通信装置 | |
| JP2655624B2 (ja) | フレ−ム同期検出回路 | |
| JP2001127744A (ja) | 調歩同期式データ通信装置、及び調歩同期式データ通信方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |