CN218867096U - 衬底和半导体器件 - Google Patents

衬底和半导体器件 Download PDF

Info

Publication number
CN218867096U
CN218867096U CN202221956563.4U CN202221956563U CN218867096U CN 218867096 U CN218867096 U CN 218867096U CN 202221956563 U CN202221956563 U CN 202221956563U CN 218867096 U CN218867096 U CN 218867096U
Authority
CN
China
Prior art keywords
die pad
substrate
stress relief
mold material
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202221956563.4U
Other languages
English (en)
Inventor
M·马佐拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Application granted granted Critical
Publication of CN218867096U publication Critical patent/CN218867096U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • H01L23/49555Cross section geometry characterised by bent parts the bent parts being the outer leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本公开的实施例涉及衬底和半导体器件。用于半导体器件的预模制衬底包括其中具有空间的雕刻式导电(例如,铜)层状结构。该层状结构包括具有第一管芯焊盘表面的一个或多个管芯焊盘,该第一管芯焊盘表面被配置为在其上安装半导体芯片。模制到层状结构上的预模制材料深入到其中的空间中,并提供层状预模制衬底,衬底包括由预模制材料和与预模制材料接界的管芯焊盘(多个)暴露的第一管芯焊盘表面。在一个或多个管芯焊盘的外围处提供一个或多个应力消除弯曲部分。应力消除弯曲部分被配置为在平滑表面之上接界预模制材料,以有效地对抗由于预模制衬底弯曲而在预模制材料中形成的裂纹。

Description

衬底和半导体器件
优先权要求
本申请要求2021年7月28日提交的意大利专利申请No.102021000020111的优先权,该申请的内容在法律允许的最大程度上通过引用整体并入本文。
技术领域
本说明书涉及衬底和半导体器件。
一个或多个实施例可应用于例如汽车领域的半导体功率器件。
背景技术
在例如预模制引线框架的衬底中,引线框架的雕刻式导电结构(例如,铜)与模制于其上的预模制树脂(例如,环氧树脂)之间的足够粘着力应符合期望地吸收预模制引线框架被按压或弯曲时所产生的应力,因此对抗也可沿着引线框架传播的裂纹的形成。
应注意,在预模制材料的窄条带的情况下,应力增加并且因此产生裂纹的风险增加。
在本领域中需要处理上述问题。
实用新型内容
本公开提供了一种衬底,包括:雕刻式导电层状结构,在所述雕刻式导电层状结构中具有空间,所述雕刻式导电层状结构包括至少一个管芯焊盘,所述至少一个管芯焊盘具有第一管芯焊盘表面,所述第一管芯焊盘表面被配置为安装半导体芯片;模制到所述雕刻式导电层状结构上的预模制材料,其中所述预模制材料深入到所述空间中并且提供层状预模制衬底,所述层状预模制衬底包括所述第一管芯焊盘表面,所述第一管芯焊盘表面由所述预模制材料以所述至少一个管芯焊盘的与被模制到所述雕刻式导电层状结构上的所述预模制材料接界的外围暴露;以及其中所述至少一个管芯焊盘的所述外围包括至少一个应力消除弯曲部分,所述至少一个应力消除弯曲部分在平滑表面之上与被模制到所述雕刻式导电层状结构上的所述预模制材料接界,所述至少一个应力消除弯曲部分优选地在所述层状预模制衬底的平面中沿着大致正弦轨迹延伸。
在某些实施例中,所述至少一个应力消除弯曲部分包括突起,所述突起延伸到被模制到所述雕刻式导电层状结构上的所述预模制材料中。
在某些实施例中,所述突起包括位于其中的至少一个孔口,所述至少一个孔口由被模制到所述雕刻式导电层状结构上的所述预模制材料填充。
在某些实施例中,所述至少一个管芯焊盘的所述至少一个应力消除弯曲部分被定位在所述雕刻式导电层状结构的位置处,T形空间在所述位置处被提供,所述T形空间由被模制到所述雕刻式导电层状结构上的所述预模制材料填充。
在某些实施例中,所述雕刻式导电层状结构的所述至少一个管芯焊盘包括成对相邻的管芯焊盘,所述成对相邻的管芯焊盘在其间具有预模制材料条带,并且其中在所述成对相邻的管芯焊盘中存在所述应力消除弯曲部分的交替。
在某些实施例中,所述应力消除弯曲部分的所述交替提供交叉式的应力消除弯曲突起。
在某些实施例中,所述成对相邻的管芯焊盘之间的所述预模制材料条带具有蛇形图案。
在某些实施例中,所述至少一个管芯焊盘具有与所述第一管芯焊盘表面相对的第二管芯焊盘表面,其中所述至少一个应力消除弯曲部分仅被提供在所述第一管芯焊盘表面和所述第二管芯焊盘表面中的一者上。
在某些实施例中,与所述至少一个应力消除弯曲部分相对,所述第一管芯焊盘表面和所述第二管芯焊盘表面中的另一者的外围是直线的。
此外,还提供了一种半导体器件,包括:根据上文所述的衬底;以及被安装在所述第一管芯焊盘表面上的至少一个半导体集成电路芯片。
一个或多个实施例涉及用于半导体器件的对应衬底(引线框架)。
一个或多个实施例涉及半导体器件。
一个或多个实施例依赖于例如引线框架的衬底的(可选地仅在前侧或顶侧处)管芯焊盘形状的修改。
在某些示例中,在管芯焊盘中产生横向半蚀刻应力消除(或应力减小)突起,从而使管芯焊盘的底侧笔直。
这种形状有助于吸收例如在引线接合期间响应于衬底(引线框架)弯曲或可能被按压而产生的应力。
一个或多个实施例有助于生产更小的半导体器件封装。
附图说明
现在将参考附图仅以示例的方式描述一个或多个实施例,其中:
图1是在诸如预模制引线框架的衬底中可能形成裂纹的示例;
图2是预模制引线框架的平面图,其突出了更多暴露于裂纹形成的区域;
图3是可尝试以对抗预模制引线框架中的裂纹形成的测量的示例;
图4A和图4B是预模制引线框架的平面图,其说明暴露于裂纹形成的可能拓扑;
图5A和图5B是根据本说明书的实施例的预模制引线框架的说明;
图6是以放大比例再现的由箭头VI指示的图5A的部分的视图;
图7和图8分别是沿图6中的线VII-VII和线VIII-VIII、以进一步放大的比例再现的横截面图;
图9是类似于图6中所说明的部分的引线框架的部分的视图,展示实施例的可能有利特征;
图10是沿图9的线X-X以进一步放大的比例再现的横截面图;以及
图11和图12是根据本实用新型实施例的预模制引线框架的平面图(前视图和后视图)。
具体实施方式
除非另外指明,否则不同附图中的对应数字和符号通常指代对应部分。
附图是为了清楚地说明实施例的相关方面而绘制的,并且不一定按比例绘制。
在附图中画出的特征的边缘不一定表示特征范围的终止。
在随后的描述中,示出了各种具体细节,以便提供对根据该描述的实施例的各种示例的深入理解。可以在没有一个或多个具体细节的情况下,或者利用其他方法、组件、材料等来获得实施例。在其他情况下,没有详细示出或描述已知的结构、材料或操作,使得实施例的各个方面不会被模糊。
在本说明书的架构中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此,可以出现在本说明书的各个点中的诸如“在实施例中”、“在一个实施例中”等的短语不一定确切地指代同一实施例。此外,特定的配置、结构或特性可以在一个或多个实施例中以任何适当的方式组合。
本文使用的标题/引用仅仅是为了方便而提供的,因此不限定保护范围或实施例的范围。
半导体器件可以包括布置(附接)在诸如引线框架的衬底上的一个或多个半导体集成电路芯片或管芯。
塑料封装通常用于半导体器件。这样的封装可以包括引线框架,该引线框架提供包括导电材料(例如铜)的基部衬底,该基部衬底的尺寸和形状被设置为容纳半导体芯片或管芯,并且为这些芯片或管芯提供焊盘连接(引线)。
名称“引线框架”(或“引线框”)(例如,参见美国专利和商标局的USPC合并词汇表)表示为集成电路芯片或管芯提供支撑的金属框架,以及将管芯或芯片中的集成电路互连到其它部件或触点的电引线。
通常使用例如光刻技术的技术来产生引线框架。使用此技术,在顶侧和底侧上蚀刻呈箔或带形式的金属(例如,铜)材料以产生各种焊盘和引线。
诸如引线框架的衬底有利地以预模制形式被提供,其中绝缘树脂(例如环氧树脂)填充管芯焊盘与引线之间的空置空间。
因此,预模制引线框架是实质上平坦的层状衬底,其中预模制材料(树脂)填充引线框架的导电结构(例如,由金属材料(例如,铜)制成)中的空间,其已被赋予雕刻外观,该雕刻外观包括在形成期间(例如通过蚀刻)的空置空间。
预模制引线框架的总厚度与雕刻式导电结构的厚度相同。
在使用预模制引线框架的半导体器件的组装工艺期间,预模制引线框架可能被暴露于重复的应力。
例如,在搬运期间或当被存放在插槽箱中时,引线框架可能仅仅由于其重量而被弯曲。
此外,在引线接合期间,引线框架受到夹持,并且放置接合线或带的接合工具可进一步对引线框架结构施加应力。
图1是可能形成于预模制引线框架中的裂纹C的示例,其被图示为大体上包括被包括在引线框架的雕刻式导电结构中的导电(金属,例如铜)部分10,该引线框架具有由预模制材料(树脂)12填充的空间。
例如,如图1中所描绘,响应于预模制引线框架弯曲,可以在树脂12中形成裂纹C,其中裂纹可能沿着预模制材料12的细长部分传播。
这种裂纹的存在是材料排斥的来源。
图2的平面图示出了裂纹的形成和扩展可能与以下事实相关:在某些预模制引线框架拓扑结构中,通过连接条100连接的两侧可以表示抵抗弯曲应力的引线框架的唯一部分。
图3是为了降低相关单元的成本同时减小封装尺寸而将越来越多数目的器件固持在引线框架PLF上的趋势的示例。
减小封装尺寸可涉及减小预模制引线框架(例如,管芯焊盘10)的相邻导电部分之间的间隔。这继而转化为减小被包括在其间的预模制材料12的部分的宽度(参见例如图3中的D1和D2)。
因此,可以将相邻的管芯焊盘10之间的预模制材料12减小到非常窄的直线。减小诸如D1和D2的宽度使得预模制材料(树脂)更易损。
因此,如果引线框架PLF被弯曲、按压或拉动,则预模制材料12更容易暴露于裂纹的形成,同时具有这样的裂纹可能容易地在引线框架的整个表面上扩展(传播)的风险。
图4A和图4B有助于理解,在预模制材料的直线区域(例如图4A中以12指示的区域,其指的是单沟道功率方形扁平无引线(Quad-Flat No-leads)或QFN封装)以及甚至更多地在预模制材料12呈现更复杂形状的那些区域(例如图4B中由多个标号12指示的T形)(其指的是双沟道功率QFN封装)中可能存在裂纹的形成和传播的风险。
图5A和图5B是预模制引线框架PLF的平面图。
图5A再现引线框架PLF的前表面或顶表面的水平,其中一个或多个半导体芯片或管芯C1、C2(以虚线轮廓展示)被意定安装在相应管芯焊盘10的前表面或顶表面处。
图5B是同一预模制引线框架PLF在后表面或底表面的水平处的平面图,其中管芯焊盘10可以被暴露,其未被预模制材料12覆盖(这可以促进(例如)在操作期间由芯片C1、C2产生的热的耗散)。
应注意,图5A和图5B是指如图4B中所例示的引线框架拓扑结构(意定与相应条带耦合的双沟道焊盘,在图中不可见),其在涉及裂纹形成的范围内被认为是特别关键的。
另外应当理解,图5A和图5B(以及后续附图)是预模制引线框架的示例,所述预模制引线框架包括(除本领域中的其它常规的外):其中具有(最初空置的)空间的雕刻式导电层状结构和被模制到所述层状结构上且填充那些空间的预模制材料(例如树脂12)。
预模制材料深入到雕刻式导电结构中的空间中,一旦固化(例如通过UV或热固化)就提供层状预模制衬底PLF。
如图所示,除了为简单起见将不在此讨论的其他特征之外,这种雕刻式导电层状结构包括一个或多个管芯焊盘10。参考图7、图8和图10,管芯焊盘10包括:第一、前或顶管芯焊盘表面10A和与前或顶表面10A相对的第二、后或底表面10B,其中第一、前或顶管芯焊盘表面10A被预模制材料12暴露而未被覆盖,以便于在其上安装一个或多个半导体芯片或管芯C1、C2;第二、后或底表面10B,与前或顶表面10A相对,其中管芯焊盘10可以类似地被预模制材料12暴露而未被覆盖。
如本文中所使用,“可以”强调以下事实:在某些实施例中,管芯焊盘10中的一个或多个可以为厚度小于(例如,因此为当前“半蚀刻”定义的一半)预模制引线框架的总厚度的管芯焊盘。
以此方式,“半蚀刻的”管芯焊盘将在其后表面10B处被(电绝缘的)预模制材料12覆盖,从而产生绝缘的管芯焊盘。
不管实施方式的细节如何,在如本文所例示的预模制引线框架PLF中,管芯焊盘10使其外围(即,侧)与被模制到引线框架的层状结构上的预模制材料12(条带)接界。
在如图1到图4B所例示的解决方案中,管芯焊盘10是矩形焊盘,其沿着整个直线边界线(至多具有略微倒圆的尖部分)与预模制材料12接界。
即使不希望受限于这方面的任何特定理论,也发现这些直线边界线位于裂纹的形成(和扩展)的基准处,例如图1所示的裂纹C。
图5A-图12中呈现的示例预期在一个或多个管芯焊盘的外围处(可选地(仅)在第一管芯焊盘表面10A处)提供至少一个应力消除(或应力减小)弯曲部分100,其被配置为以在(横向)倒圆表面之上、即在平滑弯曲表面(即,没有可察觉的突起、结块或凹痕的均匀且规则的表面)之上与预模制材料12接界。
如图6中所例示,应力消除弯曲部分100可以包括(例如)管芯焊盘10的延伸到预模制材料12中的突起。
如例如在图6中可见,当在平面图中观察时,应力消除部分100可展现能够被视为蛇形的轮廓,其相对于平行于管芯焊盘10的(另外直线)侧的参考中线X100具有至少大致正弦轨迹。
也就是说,应力消除弯曲部分100在层状预模制衬底PLF(其厚度实际上可忽略)的平面中沿着大致正弦曲线轨迹延伸。
同样,不希望受限于该方面的任何特定理论,发现这种大致正弦形状在对抗裂纹的可能形成和传播方面特别有效。
如图6中可见,例如,应力消除弯曲部分100有利地位于预模制材料12填充引线框架的雕刻式导电结构中的T形(初始)空置的空间的相同位置处。
如图6中可见,在应力消除弯曲部分100由引线框架10的突起形成的情况下,这导致将意定由预模制材料12填充的T形空间(见图4B)变成具有倒圆边缘的Y形空间。
这种弯曲形状被认为在吸收引线框架PLF被弯曲或按压时(例如在引线接合期间)产生的应力方面特别有效。
发现该结果在(直)树脂部分大于封装宽度的50%的情况下特别有利。
图9和图10是其中应力消除弯曲部分100是由通孔102(例如,参见图10)横穿的突起的布置的示例,通孔102由预模制材料12填充。
已发现此布置在提供引线框架(管芯焊盘10)的雕刻式结构与填充其中的空间的预模制材料12之间的强锁定方面特别有效。
有利地,孔102可以是在引线框架10的侧方向上具有主要尺寸的细长孔(钮孔(buttonhole)),而不是圆孔。
而且,如图10中可见,孔102可呈现从前焊盘表面10A开始的略微锥化的形状。在经由蚀刻形成引线框架的雕刻式结构期间能够有利地提供这样的形状。
有利地,如图8和图10中可见,应力消除弯曲部分100(凹部或有利地,突起)能够仅被提供在管芯焊盘10的相对表面10A、10B中的一者附近。
例如,如本文所示,应力消除弯曲部分(多个)100能够仅被提供在前或顶焊盘表面10A处,而相对的表面(这里,与前或顶表面10A相对的后或底焊盘表面10B)保持大体上直线的形状。
在某些实施例中,能够采用互补的选项,应力消除弯曲部分100仅被提供在后或下焊盘表面10B处,而前或上表面10A保持大体上直线的形状。
在某些实施例中,应力消除弯曲部分100能够被提供在管芯焊盘的整个厚度上,即同时在前焊盘表面或上焊盘表面10A处和在后焊盘表面或下焊盘表面10B处。
不管在应力消除部分100中提供一个或多个孔(例如102)的事实如何,上述内容都适用。
例如图7的附图还图示管芯焊盘(例如10)的外围可以具有阶梯状轮廓,其中前或顶表面10A大于后表面或底表面10B(并且因此相对于后表面或底表面10B突出)。
图11和图12是其中提供的管芯焊盘10的前表面或顶表面10A的水平处和管芯焊盘10的后表面或底表面10B的水平处的预模制引线框架PLF的进一步视图。
图11和图12是提供一个或多个应力消除弯曲部分100的可能性的示例,该一个或多个应力消除弯曲部分100仅邻近前管芯焊盘表面10A,而后表面或底部表面10B(见图12)的侧面保持实质上直线形状。
图11也是在引线框架中的多个位置处提供一个或多个应力消除弯曲部分100(具有或不具有孔102)的可能性的示例。
例如,在图11中处于中心位置的管芯焊盘10在其两个主(较长)侧都具有应力消除弯曲部分100,这两个侧在图中是垂直的。
此外,图11是在引线框架的某一侧提供多个相邻应力消除弯曲部分100(同样具有或不具有孔102)的可能性的示例。
同样,图11中处于中心位置的管芯焊盘10在其左侧的主(较长)侧具有多个应力消除弯曲部分100,并且在其右侧的主(较长)侧具有单个应力消除弯曲部分100。
例如,在某些实施例中,管芯焊盘10可以具有:在其一个或多个侧处的单个应力消除弯曲部分100(在每个侧处的单个部分100);和/或在其一个或多个侧处的多个应力消除弯曲部分100(在每个侧处的多个部分100);和/或其侧的全部或仅仅一部分处的单个和/或多个应力消除弯曲部分100(例如,前述的组合)。
图11也是在具有在其间延伸的预模制材料12条带的相邻管芯焊盘10的相互面对的侧处提供多个应力消除弯曲部分100的可能性的示例。
如图11中所图示,能够将相邻的管芯焊盘10的相互面对的侧中的这些多个应力消除弯曲部分100提供作为应力消除弯曲部分100(例如,突起)的交替(例如,交叉式(interdigitated)),使得其间的预模制材料条带12具有大体Z字形或蛇形图案。
发现如本文所例示的布置有助于较大的粘附表面将预模制材料12锁定到管芯焊盘10,其中由例如100的结构提供的其间的弯曲边界线有效地吸收应力并且对抗其间的碰撞的形成和传播。
此外,发现突起形式的应力消除结构100有利于促进预模制材料流到垂直通道(例如,参见图6和图9中可见),同时也有利于(提别是当提供孔102时)预模制引线框架的导电和绝缘(不导电)部分的更强锁定。
有利地,在具有双通道焊盘或垂直于管芯焊盘的通道的封装中(再次参见图6和图9:发现这些特别暴露于裂纹形成)预模制材料12不遵循直线并且具有垂直部分。
在此点处的应力消除结构的弯曲形状显著吸收当引线框架被弯曲或按压(例如,在引线接合期间)时产生的应力。
如上所述,管芯焊盘的边界的这种修改可以仅发生在前表面10A和后表面10B中的一者处,例如仅发生在前表面10A处。
在不违背基本原则的情况下,在不脱离保护范围的情况下,细节和实施例可以相对于前面仅以示例的方式描述的内容甚至显著变化。
权利要求是这里参考实施例提供的技术教导的整体部分。
保护范围由所附权利要求确定。

Claims (10)

1.一种衬底,包括:
雕刻式导电层状结构,在所述雕刻式导电层状结构中具有空间,所述雕刻式导电层状结构包括至少一个管芯焊盘,所述至少一个管芯焊盘具有第一管芯焊盘表面,所述第一管芯焊盘表面被配置为安装半导体芯片;
模制到所述雕刻式导电层状结构上的预模制材料,其中所述预模制材料深入到所述空间中并且提供层状预模制衬底,所述层状预模制衬底包括所述第一管芯焊盘表面,所述第一管芯焊盘表面由所述预模制材料以所述至少一个管芯焊盘的与被模制到所述雕刻式导电层状结构上的所述预模制材料接界的外围暴露;以及
其中所述至少一个管芯焊盘的所述外围包括至少一个应力消除弯曲部分,所述至少一个应力消除弯曲部分在平滑表面之上与被模制到所述雕刻式导电层状结构上的所述预模制材料接界,所述至少一个应力消除弯曲部分在所述层状预模制衬底的平面中沿着大致正弦轨迹延伸。
2.根据权利要求1所述的衬底,其中所述至少一个应力消除弯曲部分包括突起,所述突起延伸到被模制到所述雕刻式导电层状结构上的所述预模制材料中。
3.根据权利要求2所述的衬底,其中所述突起包括位于其中的至少一个孔口,所述至少一个孔口由被模制到所述雕刻式导电层状结构上的所述预模制材料填充。
4.根据权利要求1所述的衬底,其中所述至少一个管芯焊盘的所述至少一个应力消除弯曲部分被定位在所述雕刻式导电层状结构的位置处,T形空间在所述位置处被提供,所述T形空间由被模制到所述雕刻式导电层状结构上的所述预模制材料填充。
5.根据权利要求1所述的衬底,其中所述雕刻式导电层状结构的所述至少一个管芯焊盘包括成对相邻的管芯焊盘,所述成对相邻的管芯焊盘在其间具有预模制材料条带,并且其中在所述成对相邻的管芯焊盘中存在所述应力消除弯曲部分的交替。
6.根据权利要求5所述的衬底,其中所述应力消除弯曲部分的所述交替提供交叉式的应力消除弯曲突起。
7.根据权利要求5所述的衬底,其中所述成对相邻的管芯焊盘之间的所述预模制材料条带具有蛇形图案。
8.根据权利要求1所述的衬底,其中所述至少一个管芯焊盘具有与所述第一管芯焊盘表面相对的第二管芯焊盘表面,其中所述至少一个应力消除弯曲部分仅被提供在所述第一管芯焊盘表面和所述第二管芯焊盘表面中的一者上。
9.根据权利要求8所述的衬底,其中与所述至少一个应力消除弯曲部分相对,所述第一管芯焊盘表面和所述第二管芯焊盘表面中的另一者的外围是直线的。
10.一种半导体器件,包括:
根据权利要求1所述的衬底;以及
被安装在所述第一管芯焊盘表面上的至少一个半导体集成电路芯片。
CN202221956563.4U 2021-07-28 2022-07-27 衬底和半导体器件 Active CN218867096U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
IT102021000020111 2021-07-28
IT202100020111 2021-07-28
US17/870,455 US20230031682A1 (en) 2021-07-28 2022-07-21 Method of manufacturing substrates for semiconductor devices, corresponding substrate and semiconductor device
US17/870,455 2022-07-21

Publications (1)

Publication Number Publication Date
CN218867096U true CN218867096U (zh) 2023-04-14

Family

ID=78049700

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202221956563.4U Active CN218867096U (zh) 2021-07-28 2022-07-27 衬底和半导体器件
CN202210892339.1A Pending CN115692212A (zh) 2021-07-28 2022-07-27 制造用于半导体器件的衬底的方法、对应的衬底和半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202210892339.1A Pending CN115692212A (zh) 2021-07-28 2022-07-27 制造用于半导体器件的衬底的方法、对应的衬底和半导体器件

Country Status (3)

Country Link
US (1) US20230031682A1 (zh)
EP (1) EP4125124A1 (zh)
CN (2) CN218867096U (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532905A (en) * 1994-07-19 1996-07-02 Analog Devices, Inc. Thermally enhanced leadframe for packages that utilize a large number of leads
TWI245399B (en) * 2004-03-11 2005-12-11 Advanced Semiconductor Eng Leadframe with die pad
US7834431B2 (en) * 2008-04-08 2010-11-16 Freescale Semiconductor, Inc. Leadframe for packaged electronic device with enhanced mold locking capability
MY171813A (en) * 2009-11-13 2019-10-31 Semiconductor Components Ind Llc Electronic device including a packaging substrate having a trench
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20230031682A1 (en) 2023-02-02
EP4125124A1 (en) 2023-02-01
CN115692212A (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
EP1005085B1 (en) Resin-encapsulated electronic device
US7495323B2 (en) Semiconductor package structure having multiple heat dissipation paths and method of manufacture
US7439612B2 (en) Integrated circuit package structure with gap through lead bar between a die edge and an attachment point corresponding to a conductive connector
KR101486790B1 (ko) 강성보강부를 갖는 마이크로 리드프레임
US20060163705A1 (en) Surface mount semiconductor device
CN108604583B (zh) 半导体装置
TWM531057U (zh) 預成形封裝導線架
CN108198790A (zh) 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN218867096U (zh) 衬底和半导体器件
JP4111199B2 (ja) 半導体パッケージ、及びこれを回路基板に実装する方法
CN110517998A (zh) 两侧可结合引线框架
CN108198804A (zh) 具有引脚侧壁爬锡功能的堆叠封装结构及其制造工艺
CN218957725U (zh) 半导体器件和半导体器件的组件
EP0723293B1 (en) Semiconductor device with a heat sink and method of producing the heat sink
KR0148078B1 (ko) 연장된 리드를 갖는 리드 온 칩용 리드프레임
JP3136029B2 (ja) 半導体装置
JP3097842B2 (ja) 樹脂封止型半導体装置用リードフレーム
US20230031422A1 (en) Method of manufacturing substrates for semiconductor devices, corresponding substrate and semiconductor device
JP2679848B2 (ja) 半導体装置
CN218957727U (zh) 半导体器件
CN218333789U (zh) 衬底和半导体器件
CN217507315U (zh) 半导体器件和引线框
WO2024166846A1 (ja) 半導体装置
CN218333788U (zh) 衬底和半导体器件
CN218525571U (zh) 一种芯片封装体和电子装置

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant