CN217691134U - 一种芯片封装结构 - Google Patents

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Abstract

本实用新型提供一种芯片封装结构，包括：硅中介板，所述硅中介板中设置有容纳槽；位于所述容纳槽中的桥接芯片，所述桥接芯片的背面朝向容纳槽的底面；位于所述桥接芯片和所述容纳槽的底面之间的黏贴胶膜；位于所述桥接芯片和所述容纳槽的侧部表面之间的塑封填充料，所述硅中介板的热膨胀系数小于所述塑封填充料的热膨胀系数；位于所述硅中介板和桥接芯片一侧的重布线结构，所述重布线结构与所述桥接芯片电连接；位于所述重布线结构背离所述硅中介板一侧的第一芯片和第二芯片，所述第一芯片和第二芯片通过所述重布线结构和桥接芯片互联。所述芯片封装结构的可靠性提高。

Description

一种芯片封装结构
技术领域
本实用新型涉及半导体技术领域，具体涉及一种芯片封装结构。
背景技术
现有的产业化生产中，通常采用塑封料来包封芯片，塑封料在芯片与外界环境之间充当电气隔绝和密封保护作用，但塑封料存在若干严重的问题：(1)塑封料的导热系数较差，不利于芯片的散热，通常塑封料的生产厂家为了改善其散热效果，会在塑封料的树脂体系中加入具有高导热系数的填充颗粒来改善其散热效果，导致塑封料的价格昂贵；(2)相较于硅基材料的芯片，塑封料的CTE(Coefficient of Thermal Expansion，热膨胀系数)偏高，而芯片封装的热处理过程会加剧不同封装材料间的热失配，带来芯片封装体的翘曲、隐裂等风险，尤其要经历测试条件更为严苛的可靠性测试，以及在芯片产品的长期服役过程中，累积的热失配应力也极容易带来芯片产品的失效风险。
实用新型内容
有鉴于此，本实用新型提供了一种芯片封装结构，以解决现有技术中芯片封装结构的可靠性较差的问题。
本实用新型提供一种芯片封装结构，包括：硅中介板，所述硅中介板中设置有容纳槽；位于所述容纳槽中的桥接芯片，所述桥接芯片的背面朝向容纳槽的底面；位于所述桥接芯片和所述容纳槽的底面之间的黏贴胶膜；位于所述桥接芯片和所述容纳槽的侧部表面之间的塑封填充料，所述硅中介板的热膨胀系数小于所述塑封填充料的热膨胀系数；位于所述硅中介板和桥接芯片一侧的重布线结构，所述重布线结构与所述桥接芯片电连接；位于所述重布线结构背离所述硅中介板一侧的第一芯片和第二芯片，所述第一芯片和第二芯片通过所述重布线结构和桥接芯片互联。
可选的，所述塑封填充料的厚度小于或等于500微米。
可选的，还包括：贯穿所述硅中介板的导电连接件，所述导电连接件的一端与所述重布线结构电连接；位于所述硅中介板背离所述重布线结构一侧的互联焊球，所述互联焊球与所述导电连接件的另一端电连接。
可选的，所述导电连接件包括：导电本体；位于所述导电本体的侧壁表面的阻挡层；位于所述阻挡层背离所述导电本体的侧壁表面的绝缘层。
可选的，还包括：位于所述重布线结构背离所述硅中介板一侧表面的联接焊盘；位于所述互联焊球和所述导电连接件之间的导联盘。
可选的，所述第一芯片具有第二焊盘，第二焊盘的表面设置有第一导电柱；所述第二芯片具有第三焊盘，第三焊盘的表面设置有第二导电柱；第一导电柱与联接焊盘之间设置有第一焊球；第二导电柱与联接焊盘之间设置有第二焊球；所述第一芯片用于依次通过第二焊盘、第一导电柱、第一焊球、联接焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接；所述第二芯片用于依次通过第三焊盘、第二导电柱、第二焊球、联接焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接。
可选的，所述桥接芯片具有第一焊盘；所述桥接芯片用于依次通过第一焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接。
可选的，还包括：塑封层，所述塑封层位于所述重布线结构背离所述硅中介板的一侧且密封所述第二芯片和第三芯片的侧壁。
可选的，所述桥接芯片为带有导电插塞的硅桥芯片。
本实用新型提供的技术方案，具有如下效果：
本实用新型技术方案提供的芯片封装结构，黏贴胶膜用于将桥接芯片固定在容纳槽的底面，通过少量的塑封填充料来填充桥接芯片和容纳槽的侧部表面之间的间隙，达到密封和保护桥接芯片的作用。由于硅中介板占据的体积远大于塑封填充料占据的体积，且硅中介板的热膨胀系数小于所述塑封填充料的热膨胀系数，硅中介板的热膨胀系数与桥接芯片之间的热膨胀系数更为接近，因此能大大降低由于不同封装材料间的热膨胀系数失配所致的热应力，大大缓解芯片封装结构的翘曲、隐裂、开裂，提高了芯片封装结构的可靠性。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型一实施例的芯片封装结构的结构示意图；
图2至图10为本实用新型的芯片封装结构在制备过程的结构示意图。
具体实施方式
下面将结合附图对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
此外，下面所描述的本实用新型不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本实施例提供一种芯片封装结构，结合参考图1，包括：
硅中介板10，所述硅中介板10中设置有容纳槽；
位于所述容纳槽中的桥接芯片300，所述桥接芯片300的背面朝向容纳槽的底面；
位于所述桥接芯片300和所述容纳槽的底面之间的黏贴胶膜21；
位于所述桥接芯片300和所述容纳槽的侧部表面之间的塑封填充料22，所述硅中介板10的热膨胀系数小于所述塑封填充料22的热膨胀系数；
位于所述硅中介板10和桥接芯片300一侧的重布线结构30，所述重布线结构30与所述桥接芯片300电连接；
位于所述重布线结构30背离所述硅中介板10一侧的第一芯片100和第二芯片200，所述第一芯片100和第二芯片200通过所述重布线结构30和桥接芯片300互联。
本实施例的芯片封装结构，黏贴胶膜21用于将桥接芯片300固定在容纳槽的底面，通过少量的塑封填充料22来填充桥接芯片300和容纳槽的侧部表面之间的间隙，达到密封和保护桥接芯片300的作用。由于硅中介板10占据的体积远大于塑封填充料22占据的体积，且硅中介板10的热膨胀系数小于所述塑封填充料22的热膨胀系数，硅中介板10的热膨胀系数与桥接芯片300的硅基材的热膨胀系数相同，相较于常规塑封料包封桥接芯片300中的硅体积占比，本实施例中的硅中介板包封桥接芯片的封装单元中的硅体积占比更大，因此能大大降低由于不同封装材料间的热膨胀系数失配所致的热应力，大大缓解芯片封装结构的翘曲、隐裂、开裂，提高了芯片封装结构的可靠性。
所述硅中介板10的基材是硅，而且硅板的成本远远低于用于包封芯片的塑封料，因此可大大降低芯片封装结构的材料成本。
本实施例中，所述桥接芯片300为带有导电插塞(TSV通孔)的硅桥芯片。
所述桥接芯片300具有第一焊盘20。第一焊盘20为桥接芯片300的内置焊盘。
在一个实施例中，所述塑封填充料22的厚度为小于或等于500微米，例如500微米、400微米、300微米、200微米或100微米。尽管塑封填充料22的热膨胀系数相对较大，但用于密封桥接芯片的塑封填充料22的体积较小，从而避免对桥接芯片300产生较大的热失配应力。
所述黏贴胶膜21包括芯片黏贴胶膜(DAF胶膜)、非导电胶膜(NCF胶膜)或其它具有粘合性能的胶膜，用于将桥接芯片300固定在容纳槽的底部。
所述塑封填充料22包括环氧树脂基材的填充料。
所述芯片封装结构还包括：贯穿所述硅中介板10的导电连接件12，所述导电连接件12的一端与所述重布线结构30电连接；位于所述硅中介板10背离所述重布线结构30一侧的互联焊球46，所述互联焊球46与所述导电连接件12的另一端电连接。
所述芯片封装结构还包括：位于互联焊球46和导电连接件12之间的导联盘45。
所述导电连接件12包括：导电本体；位于所述导电本体的侧壁表面的阻挡层；位于所述阻挡层背离所述导电本体的侧壁表面的绝缘层。
所述重布线结构30包括重布线导电层30a和介质层30b。导电连接件12的一端与重布线导电层30a电连接。桥接芯片300与重布线导电层30a电连接，具体的，第一焊盘20与重布线导电层30a电连接。
所述重布线结构30背离所述硅中介板10的一侧设置有联接焊盘31。
所述硅中介板10的杨氏模量大于所述塑封填充料22的杨氏模量，硅中介板10能给桥接芯片300以及重布线结构30提供良好的机械支撑，硅中介板10还能给导电连接件12提供良好的机械支撑，降低芯片封装工艺过程中由于载体基材的机械强度较低所致的翘曲，此外，硅中介板为芯片封装工艺制程提供机械制程的过程中，由于硅中介板采用硅基材，还可降低由于各封装材料间的热膨胀系数失配所致的热应力，因此可提高芯片封装制程的良率。
所述第一芯片100具有第二焊盘40a，第二焊盘40a为第一芯片100的内置焊盘。第二焊盘40a的表面设置有第一导电柱。所述第二芯片200具有第三焊盘40b，第三焊盘40b为第二芯片200的内置焊盘。第三焊盘40b的表面设置有第二导电柱。第一导电柱与联接焊盘31之间设置有第一焊球。第二导电柱与联接焊盘31之间设置有第二焊球。
第一芯片100通过第二焊盘40a、第一导电柱、第一焊球和联接焊盘与重布线导电层30a电连接。第二芯片200通过第三焊盘40b、第二导电柱、第二焊球和联接焊盘与重布线导电层30a电连接。
所述芯片封装结构还包括：用于密封第一芯片100与重布线结构30之间电连接结构的底填胶43，用于密封第二芯片200与重布线结构30之间电连接结构的底填胶43；底填胶43包围第一导电柱、第一焊球、第二导电柱、第二焊球和联接焊盘的侧壁；塑封层44，所述塑封层44位于所述重布线结构30背离所述硅中介板10的一侧且密封所述第一芯片100和第二芯片200的侧壁。
所述底填胶43用于吸收第一导电柱、第一焊球、第二导电柱、第二焊球和联接焊盘与硅中介板10之间由于热失配所致的热应力。
第一芯片100和第二芯片200通过重布线结构30与桥接芯片300互联，实现第一芯片100和第二芯片200之间的信号交互。第一芯片100和第二芯片200通过重布线结构30、导电连接件12、导联盘45、互联焊球46来传输信号和电源连接。
所述第一芯片100用于依次通过第二焊盘40a、第一导电柱、第一焊球、联接焊盘、重布线结构30、导电连接件12、导联盘45和互联焊球46与电源管理芯片电连接。
所述第二芯片200用于依次通过第三焊盘40b、第二导电柱、第二焊球、联接焊盘、重布线结构30、导电连接件12、导联盘45和互联焊球46与电源管理芯片电连接。
所述桥接芯片300用于依次通过第一焊盘20、重布线结构、导电连接件12、导联盘45和互联焊球46与电源管理芯片电连接。
下面参考图2至图10介绍形成上述芯片封装结构的过程。
参考图2，提供硅中介板10，在所述硅中介板10中形成容纳槽101。
所述硅中介板10为采用硅材料的中介板。
形成所述容纳槽101的工艺包括激光刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺。
当采用激光刻蚀工艺形成容纳槽101时，激光能量是通过集中的热斑原点来刻蚀硅中介板10，因此容纳槽101的底部表面F1难以非常平整。
当采用湿法刻蚀工艺形成容纳槽101时，由于硅中介板10的硅材料具有不同的晶向，不同晶向上的刻蚀速率不同，因此容纳槽101的底部表面F1难以非常平整。例如当硅中介板10的硅材料通常具有＜100＞、＜111＞、＜110＞三个晶向，不同晶向上的硅原子密度不同，因此蚀刻速率不同，导致被蚀刻掉的硅原子数量也不同，因此容纳槽101的底部表面F1难以非常平整。
同理，当采用干法刻蚀工艺形成容纳槽101时，等离子体与硅中介板10上具有不同晶向的硅原子反应的速率也不同，因此容纳槽101的底部表面F1难以非常平整。
参考图3，在所述硅中介板10中形成贯穿硅中介板10的导电连接件12。
具体的，在所述容纳槽101侧部的硅中介板10中形成通孔；在所述通孔中形成导电连接件12。
所述导电连接件12包括：导电本体12a；位于所述导电本体12a的侧壁表面的阻挡层12b；位于所述阻挡层12b背离所述导电本体12a的侧壁表面的绝缘层12c。
参考图4，在桥接芯片300的背面设置黏贴胶膜21。
所述桥接芯片300具有第一焊盘20。本实施例中，第一焊盘20为桥接芯片300的内置焊盘。
参考图5，将桥接芯片300放置在容纳槽101中，黏贴胶膜21将桥接芯片300固定在容纳槽101的底部表面F1；在桥接芯片300和容纳槽101的侧壁表面之间填充塑封填充料22，所述硅中介板10的热膨胀系数小于所述塑封填充料22的热膨胀系数。
具体的，将桥接芯片300放置在容纳槽101中之后，加热黏贴胶膜21使得黏贴胶膜21处于流动的玻璃态，即使容纳槽101的底部表面F1不平整，容纳槽101的底部表面F1能与黏贴胶膜21的表面之间的孔隙处构建出毛细孔道，在毛细力的作用下，玻璃态的黏贴胶膜21渗透进不平整的底部表面F1；之后，冷却玻璃态的黏贴胶膜21，冷却后的黏贴胶膜21在容纳槽101的底部表面F1和桥接芯片300之间形成紧密连接。
在桥接芯片300和容纳槽101的侧壁表面之间填充塑封填充料22的步骤包括：桥接芯片300和容纳槽101的侧壁表面之间、以及桥接芯片300的正面形成塑封填料；研磨去除桥接芯片300正面一侧溢流出硅中介板表面的塑封填料，剩余的塑封填料形成塑封填充料22，桥接芯片300的正面和容纳槽101侧部的硅中介板10的表面处于同一水平面。
参考图6，在所述硅中介板10和桥接芯片300的一侧形成重布线结构30，所述重布线结构30与所述桥接芯片300电连接；在所述重布线结构30背离所述硅中介板10的一侧表面形成联接焊盘31。
所述重布线结构30包括重布线导电层30a和介质层30b。
第一焊盘20、导电连接件12和重布线导电层30a之间形成导电连接。
参考图7，提供第一芯片100和第二芯片200。
所述第一芯片100具有第二焊盘40a，第二焊盘40a为第一芯片100的内置焊盘。第二焊盘40a的表面设置有第一导电柱41a，第一导电柱41a背离第二焊盘40a的一侧表面设置有第一焊块42a。
所述第二芯片200具有第三焊盘40b，第三焊盘40b为第二芯片200的内置焊盘。第三焊盘40b的表面设置有第二导电柱41b，第二导电柱41b背离第三焊盘40b的一侧表面设置有第二焊块42b。
参考图8，将第一芯片100和第二芯片200设置在所述重布线结构30背离所述硅中介板10一侧，所述第一芯片100和第二芯片200通过所述重布线结构30和桥接芯片300互联。
具体的，第一焊块42a和第二焊块42b均与联接焊盘31焊接在一起。第一焊块42a和第二焊块42b均与联接焊盘31焊接在一起之后，第一焊块42a变成第一焊球，第二焊块42b变成第二焊球。
第一芯片100通过第二焊盘40a、第一导电柱41a、第一焊球和联接焊盘31与重布线导电层30a电连接。第二芯片200通过第三焊盘40b、第二导电柱41b、第二焊球和联接焊盘31与重布线导电层30a电连接。
参考图9，在部分第一芯片100和部分重布线结构30之间、以及部分第二芯片200和部分重布线结构30之间设置底填胶43，底填胶43包围第一导电柱41a、第一焊球、第二导电柱41b、第二焊球和联接焊盘31的侧壁；形成底填胶43之后，在所述重布线结构30背离所述硅中介板10的一侧形成覆盖所述第一芯片100和第二芯片200的侧壁的塑封层44。
所述底填胶43用于吸收第一导电柱41a、第一焊球、第二导电柱41b、第二焊球和联接焊盘31与重布线结构30之间由于热膨胀系数差异带来的热应力。
形成所述塑封层44的步骤包括：在所述重布线结构30背离所述硅中介板10的一侧形成覆盖第一芯片100和第二芯片200的侧壁以及第一芯片100和第二芯片200的背面一侧的初始塑封层；减薄去除第一芯片100和第二芯片200的背面一侧的初始塑封层直至露出第一芯片100和第二芯片200的硅衬底，增强第一芯片100和第二芯片200的散热，从而形成塑封层44。
参考图10，在硅中介板10背离所述重布线结构30的一侧设置互联焊球46，所述互联焊球46与导电连接件12电连接。
具体的，在硅中介板10背离所述重布线结构30的一侧表面形成导联盘45；在导联盘45上沉积焊块，并在高温回流焊中形成互联焊球46。在导联盘45上沉积的焊块包括锡基合金焊块。导联盘45的作用是在互联焊球46和导电连接件12之间形成导电联接，可通过电镀、沉积、溅射等方式制备得到导电金属基的导联盘45。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本实用新型创造的保护范围之中。

Claims (9)

1.一种芯片封装结构，其特征在于，包括：
硅中介板，所述硅中介板中设置有容纳槽；
位于所述容纳槽中的桥接芯片，所述桥接芯片的背面朝向容纳槽的底面；
位于所述桥接芯片和所述容纳槽的底面之间的黏贴胶膜；
位于所述桥接芯片和所述容纳槽的侧部表面之间的塑封填充料，所述硅中介板的热膨胀系数小于所述塑封填充料的热膨胀系数；
位于所述硅中介板和桥接芯片一侧的重布线结构，所述重布线结构与所述桥接芯片电连接；
位于所述重布线结构背离所述硅中介板一侧的第一芯片和第二芯片，所述第一芯片和第二芯片通过所述重布线结构和桥接芯片互联。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述塑封填充料的厚度小于或等于500微米。
3.根据权利要求1所述的芯片封装结构，其特征在于，还包括：贯穿所述硅中介板的导电连接件，所述导电连接件的一端与所述重布线结构电连接；位于所述硅中介板背离所述重布线结构一侧的互联焊球，所述互联焊球与所述导电连接件的另一端电连接。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述导电连接件包括：导电本体；位于所述导电本体的侧壁表面的阻挡层；位于所述阻挡层背离所述导电本体的侧壁表面的绝缘层。
5.根据权利要求3所述的芯片封装结构，其特征在于，还包括：位于所述重布线结构背离所述硅中介板一侧表面的联接焊盘；位于所述互联焊球和所述导电连接件之间的导联盘。
6.根据权利要求5所述的芯片封装结构，其特征在于，所述第一芯片具有第二焊盘，第二焊盘的表面设置有第一导电柱；所述第二芯片具有第三焊盘，第三焊盘的表面设置有第二导电柱；第一导电柱与联接焊盘之间设置有第一焊球；第二导电柱与联接焊盘之间设置有第二焊球；
所述第一芯片用于依次通过第二焊盘、第一导电柱、第一焊球、联接焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接；
所述第二芯片用于依次通过第三焊盘、第二导电柱、第二焊球、联接焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接。
7.根据权利要求5所述的芯片封装结构，其特征在于，所述桥接芯片具有第一焊盘；所述桥接芯片用于依次通过第一焊盘、重布线结构、导电连接件、导联盘和互联焊球与电源管理芯片电连接。
8.根据权利要求1所述的芯片封装结构，其特征在于，还包括：塑封层，所述塑封层位于所述重布线结构背离所述硅中介板的一侧且密封所述第二芯片和第三芯片的侧壁。
9.根据权利要求1所述的芯片封装结构，其特征在于，所述桥接芯片为带有导电插塞的硅桥芯片。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759397A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法
CN117116910A (zh) * 2023-10-24 2023-11-24 华进半导体封装先导技术研发中心有限公司 一种桥连封装结构及其形成方法
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116759397A (zh) * 2023-08-16 2023-09-15 长电集成电路(绍兴)有限公司 一种芯片封装结构及其制备方法
CN117116910A (zh) * 2023-10-24 2023-11-24 华进半导体封装先导技术研发中心有限公司 一种桥连封装结构及其形成方法
CN117116910B (zh) * 2023-10-24 2024-01-26 华进半导体封装先导技术研发中心有限公司 一种桥连封装结构及其形成方法
CN117390936A (zh) * 2023-12-12 2024-01-12 武创芯研科技(武汉)有限公司 一种芯片封装可靠性模型求解翘曲度的方法及系统
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