KR101002041B1 - 칩 적층형 패키지 및 그 제조방법 - Google Patents

칩 적층형 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은 칩 적층형 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 상부칩의 저면에 형성된 전극패드에 전도성 범프를 부착한 후, 상기 범프가 반정도 드러나도록 상부칩의 저면에 걸쳐 상부절연층을 도포하고, 상기 하부칩의 상면에 걸쳐 하부절연층을 도포한 후, 상기 하부절연층의 상면에서 상기 범프와 대응되는 위치에 캐비티를 형성하고, 상기 캐비티 내에 소량의 솔더를 하부칩의 전극패드와 통전되도록 채운 다음, 상기 범프가 캐비티 내의 솔더와 결합되도록 상기 상부칩과 하부칩을 리플로우 장치에 넣고 가열하여 접합한다.
그 결과, 상기 상부칩과 하부칩에 도포된 상부절연층 및 하부절연층이 언더필 역할을 수행함에 따라 서로 인접한 범프 간의 연결(bridging)에 의한 쇼트 현상을 방지할 수 있다. 또한, 기존의 언더필 공정을 제거하여 제조공정이 단순해지고, 범프들을 균일한 간격 및 높이로 유지시킬 수 있다.
칩, 적층, 패키지, 범프, 솔더, 브릿징(bridging), 언더필(underfill)

Description

칩 적층형 패키지 및 그 제조방법{Chip stacked package and method for manufacturing of it}
본 발명은 칩 적층형 패키지 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 기판 상에 복수의 적층 칩이 범프로 통전되는 칩 적층형 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지의 크기를 줄이면서도 고집적화를 가능하게 하는 방안으로 복수개의 칩을 적층시킨 적층 칩 패키지가 제조되고 있다.
또한, 반도체 칩의 고집적화, 고성능화를 위하여 칩간의 전기적 신호교환수단으로 전도성 와이어를 사용하지 않고, 반도체 칩의 패드들 상에 형성된 솔더 재질이나 금속 재질의 범프를 이용하여 직접적으로 반도체 칩 간의 패드들 또는 칩과 인쇄회로기판의 전극 단자들을 전기적으로 연결시키는 반도체 패키지가 제조되었다.
솔더 범프를 이용한 반도체 패키지는 대표적으로 플립칩 볼 그리드 어레 이(FCBGA: flip chip ball grid array)나 웨이퍼 레벨 칩 스케일(wafer level chip scale package: WLCSP) 패키지 등을 예로 들 수 있다.
상기 플립칩 볼 그리드 어레이 방식은 반도체 칩의 패드들과 접촉되는 솔더 범프들을 기판의 패드들과 전기적으로 연결하고, 솔더 범프들을 외부의 환경이나 기계적인 문제로부터 보호하기 위해 언더필(underfill)을 실시한 다음, 상기 반도체 칩이 접촉된 기판의 배면에 솔더 볼들을 부착하여 인쇄회로기판의 전극 단자들과 전기적으로 연결함으로써, 반도체 패키지를 완성한다.
상기 웨이퍼 레벨 칩 스케일 패키지는 제품의 경박 단소를 위해 전극 패드의 간격을 축소시키고 금속 범프를 통해서 칩과 동일한 크기로 제조된 것을 말한다.
이와 같은 칩 적층형 반도체 패키지 기술에 있어서, 칩간의 전기적 신호교환수단인 범프의 구조는 반도체 패키지의 경박 단소화 및 미세 피치를 구현함에 있어서 매우 중요하다.
여기서, 도 3을 참조로 종래의 칩 적층형 플립칩 패키지의 구조를 살펴보면, 상부칩(10a) 하면의 전극 패드(11a)에 부착되는 범프(14a)가 하부칩(10b)의 전극 패드와 전기적으로 접속된다. 이때, 언더필용 수지(1)가 상기 상부칩(10a)과 하부칩(10b) 사이에 충진되어 외부 환경으로부터 범프를 보호한다.
그러나, 상기 상부칩과 하부칩이 전기적으로 접속될 때 원형의 범프가 국부적인 융착에 의해 납작하게 변형되어, 인접하는 범프 간의 브릿지(bridge)로 인한 쇼트현상이 발생되거나, 범프 구조물 내지 패키지 구조의 오염과 손상이 발생하여 제조 수율(yield)을 감소시킬 뿐만 아니라, 반도체 장치의 기능을 저하시키는 문제 가 발생하고 있다.
즉, 범프(14a)의 원치않는 변형(수평적 퍼짐에 의하여 납작하게 됨)은 주변의 범프(14a)와 연결되어 전기적인 쇼트불량을 야기하여, 이로 인해 반도체 장치의 동작 특성을 저해하는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 상부칩의 범프가 하부칩에 형성된 캐비티로 들어가 하부절연층의 솔더와 통전가능하게 결합됨으로써, 상부칩과 하부칩이 전기적으로 용이하게 접속될 뿐만 아니라, 상부칩과 하부칩에 도포된 상부절연층 및 하부절연층이 언더필 역할을 수행함에 따라 서로 인접한 범프가 독립적인 공간에 위치된 상태가 되므로, 종래에 범프 간의 연결(bridging)에 의한 쇼트 현상을 방지할 수 있는 칩 적층형 패키지 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적은 상부칩과 하부칩이 전기적 신호 교환 가능하게 상호 적층되는 칩 적층형 패키지에 있어서,
상기 상부칩의 저면에 형성된 전극패드에 부착되는 전도성 범프; 상기 범프가 노출되게 상부칩의 저면에 걸쳐 도포된 상부절연층; 상기 하부칩의 상면에 걸쳐 도포되는 하부절연층; 상기 하부칩의 상면에 형성된 전극패드를 노출시키면서 상기 하부절연층에 형성된 캐비티; 및 상기 하부칩의 전극패드에 닿으면서 캐비티 내에 충진되는 솔더;를 포함하여 구성되고, 상기 상부칩에 부착된 전도성 범프가 상기 캐비티 내로 삽입되어 솔더와 통전 가능하게 융착되도록 한 것을 특징으로 하는 칩 적층형 패키지에 의해 달성된다.
한편, 본 발명의 다른 측면은 상부칩과 하부칩이 전기적 신호 교환 가능하게 상호 적층되는 칩 적층형 패키지의 제조방법에 있어서,
상부칩의 저면에 형성된 전극패드에 전도성 범프를 부착하는 단계; 상기 범프를 포함하도록 상부칩의 저면에 걸쳐 상부절연층을 도포하는 단계; 상기 범프에 도포된 상부절연층을 제거하여 범프를 노출시키는 단계; 상기 하부칩의 상면에 걸쳐 하부절연층을 도포하는 단계; 상기 하부절연층의 상면에서 상기 범프와 대응되는 위치를 노광시켜 캐비티를 형성하는 단계; 상기 캐비티 내에 소량의 솔더를 하부칩의 전극패드와 통전되도록 채우는 단계; 및 상기 범프가 캐비티 내의 솔더와 결합되도록 상기 상부칩과 하부칩을 리플로우 장치에 넣은 후 가열하여 접합하는 단계;를 포함하는 것을 특징으로 하는 칩 적층형 패키지의 제조방법에 의해 달성된다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따른 칩 적층형 패키지 및 그 제조방법에 의하면, 상부칩의 범프가 하부칩에 형성된 캐비티로 들어가 하부절연층의 솔더와 통전가능하게 결합됨으로써, 상부칩과 하부칩이 전기적으로 용이하게 접속될 뿐만 아니라, 범프의 간격 및 높이가 균일하게 유지되어 칩 간의 적층 밸런스를 안정적으로 유지시킬 수 있다.
특히, 상기 상부칩과 하부칩에 도포된 상부절연층 및 하부절연층이 언더필 역할을 수행함에 따라 서로 인접한 범프는 독립적인 공간에 위치된 상태가 되므로, 종래에 범프 간의 연결(bridging)에 의한 쇼트 현상을 방지할 수 있다.
또한, 기존의 언더필 공정을 제거하여 제조공정이 단순해짐에 따라 제조비용을 절감할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명한다.
첨부한 도 1은 본 발명의 일실시예에 따른 칩 적층형 패키지를 나타내는 단면도이다.
본 발명은 두개 이상의 칩(10a,10b)이 범프(14a)를 통해 통전 및 적층되는 칩 적층형 패키지에 관한 것으로서, 특히 언더필이 필요없으면서 범프(14a) 간의 브릿징 문제를 해결할 수 있는 칩 적층형 패키지에 관한 것이다.
본 발명의 일실시예에 따른 칩 적층형 패키지는 상부칩(10a), 하부칩(10b)을 포함한다.
상기 상부칩(10a)과 하부칩(10b)은 복수의 칩을 예시한 것으로서, 그 이상의 칩이 적층될 수 있다.
상기 상부칩(10a)의 상면에는 전극패드(11a)가 형성되고, 이 전극패드(11a) 사이에는 유전체가 도포되어, 이 유전체에 의해 전극패드(11a)가 서로 절연된다. 상기 전극패드(11a)에는 상부칩(10a)을 하부칩(10b)에 전기적으로 접속하기 위해 전도성 범프(14a)를 부착한다. 이때, 범프(14a)로 구 형태의 볼이 사용된다.
상기 상부칩(10a)에는 범프(14a)가 절반 정도 드러날 정도로 상부절연층(13a)이 도포된다. 상기 상부절연층(13a)은 BCB(BenzoCycloButene) 재질을 사용하고, 범프(14a)를 외부환경으로부터 보호하는 언더필의 역할을 수행할 뿐만 아니라, 인접한 범프(14a) 간의 연결을 완전히 차단 및 분리시키는 역할을 한다.
상기 하부칩(10b)의 상면에도 전극 패드(11b)와 유전체가 형성되고, 하부절연층(13b)이 도포된다. 이때, 하부절연층(13b)도 BCB 재질을 사용한다. 상기 하부절연층(13b)에는 상부칩(10a)의 범프(14a) 위치와 대응되게 캐비티(12)가 형성된다. 이때, 상기 상부 및 하부절연층(13a,13b)의 용융온도는 범프(14a) 및 솔더(14b)의 용융온도보다 높다.
상기 캐비티(12) 내부에는 소량의 솔더(14b)가 하부칩(10b)의 전극패드(11b)와 접촉되도록 채워지고, 캐비티(12)는 상부칩(10a)과 하부칩(10b)의 접합시 상부칩(10a)의 범프(14a)를 일부 수용한다. 이때, 캐비티(12)는 상부칩(10a)의 범프(14a)와 하부칩(10b)의 솔더(14b)가 열에 의해 결합되는 공간이다. 그리고, 열에 의해 상부칩(10a)과 하부칩(10b)의 접합시 범프(14a)가 용융되어 솔더(14b)에 융착되고, 상부절연층(13a)과 하부절연층(13b)이 캐비티(12)를 밀봉한다.
따라서, 상기 상부칩(10a)의 범프(14a)가 용융되어 하부칩(10b)의 캐비티(12) 내로 들어가 소량의 솔더(14b)에 융착됨으로써, 상부칩(10a)과 하부칩(10b)이 전기적으로 통전되어 전기적 신호를 교환할 수 있을 뿐만 아니라, 상부칩(10a)과 하부칩(10b)의 접합시 캐비티(12) 내에서 융착된 범프(14a)와 솔더(14b)의 용융물(14)이 상부 및 하부절연층(13a,13b)에 의해 차단되어 인접한 캐비티(12)로 이동 하지 못하므로 범프(14a) 간의 브릿징 문제를 해결할 수 있다.
이하, 본 발명의 일실시예에 따른 칩 적층형 패키지의 제조방법을 설명하면 다음과 같다. 도 2는 본 발명의 일실시예에 따른 칩 적층형 패키지의 제조방법을 나타내는 공정도이다.
먼저, 상부칩(10a)을 제작한다. 상부칩(10a)에 전극패드(11a)를 형성하고, 상기 전극패드(11a) 사이에 유전체층을 형성한 후, 전극패드(11a)에 구 형태의 전도성 범프(14a)를 부착한다(도 2a 참조).
그 다음, 상기 상부칩(10a) 위에 일정한 두께(범프(14a)가 절반정도 드러날 정도)로 언더필용 BCB 재질의 상부절연층(13a)을 스핀 코팅 공정에 의해 도포한다(도 2b 참조). 계속해서, 상기 범프(14a) 위에 코팅된 상부절연층(13a)을 플라즈마 에칭 공정에 의해 제거한다(도 2c 참조).
다음으로 하부칩(10b)을 제작한다.
상기 하부칩(10b)의 상면에 전극패드(11b)와 유전체를 형성한다. 그 다음, 하부칩(10b)의 전극패드(11b)와 유전체 위에 일정한 두께로 언더필용 BCB 재질의 하부절연층(13b)을 스핀 코팅 공정에 의해 도포한다(도 2d 참조).
계속해서 상기 하부절연층(13b)에 범프(14a)의 위치와 대응되게 캐비티(12)를 형성한다. 이때, 상기 캐비티(12)는 포토레지스트를 이용하여 노광에 의해 형성된다(도 2e 참조). 그리고, 상기 캐비티(12)에 소량의 솔더(14b)를 전극패드와 통전되도록 채운다(도 2f 참조). 이때, 솔더(14b)는 상기 상부칩(10a)의 범프(14a)와 동일한 재질로 이루어진다.
그 다음, 상부칩(10a)의 범프(14a)가 캐비티(12)에 삽입되어 소량의 솔더(14b)와 결합되도록 상부칩(10a)을 하부칩(10b) 위에 올려 놓은 후(도 2g 참조), 상부칩(10a)과 하부칩(10b)의 전기적 접속을 위하여 상부칩(10a)과 하부칩(10b)을 리플로우 장비에 넣어 열을 가한다. 이때, 리플로우 장비에서의 가열 온도는 상기 범프(14a) 및 솔더(14b)의 용융온도보다 높고 절연층(13a,13b)의 용융온도보다 작다.
상기 상부칩(10a)과 하부칩(10b)은 리플로우 장비에서 발생된 열을 받아 범프(14a)가 녹으면서 캐비티(12) 안으로 흘러 들어가 소량의 솔더(14b)와 결합된다. 이때, 상기 상부절연층(13a)과 하부절연층(13b)은 상부칩(10a)과 하부칩(10b)의 접합시 캐비티(12)를 밀봉하여 인접한 범프(14a) 사이의 연결을 완전히 차단한다(도 2h 참조).
이와 같이, 상기 상부칩(10a)과 하부칩(10b)에 상부절연층(13a)과 하부절연층(13b)을 각각 미리 절반씩 도포하고, 상기 절연층(13a,13b) 내부에 캐비티(12)를 각각 별개로 형성한 후, 상기 절연층(13a,13b)에 의해 밀봉된 캐비티(12) 내에서 열에 의해 상부칩(10a)의 범프(14a)와 하부칩의 솔더(14b)가 용융 및 결합됨으로써, 상부칩(10a)과 하부칩(10b)이 전기적으로 접속된다.
따라서, 상기와 같은 방법에 의해 상부칩(10a)의 범프(14a)가 하부칩(10b)에 형성된 캐비티(12)로 들어가 하부절연층(13b)의 솔더(14b)와 통전가능하게 결합됨으로써, 상부칩(10a)과 하부칩(10b)이 전기적으로 용이하게 접속될 뿐만 아니라, 범프(14a)의 간격 및 높이가 균일하게 유지되어 칩 간의 적층 밸런스를 안정적으로 유지시킬 수 있다.
특히, 상기 상부칩(10a)과 하부칩(10b)에 도포된 상부절연층(13a) 및 하부절연층(13b)이 언더필 역할을 수행함에 따라 서로 인접한 범프(14a)는 독립적인 공간에 위치된 상태가 되므로, 종래에 범프(14a) 간의 연결(bridging)에 의한 쇼트 현상을 방지할 수 있다.
또한, 기존의 언더필 공정을 제거하여 제조공정이 단순해짐에 따라 제조비용을 절감할 수 있다.
도 1은 본 발명의 일실시예에 따른 칩 적층형 패키지를 나타내는 단면도
도 2는 본 발명의 일실시예에 따른 칩 적층형 패키지의 제조방법을 나타내는 공정도
도 3은 종래기술에 따른 칩 적층형 패키지를 나타내는 단면도
<도면의 주요부분에 대한 부호의 설명>
10a : 상부칩 10b : 하부칩
11a,11b : 전극패드 12 : 캐비티
13a : 상부절연층 13b : 하부절연층
14 : 범프 및 솔더의 용융물 14a : 범프
14b : 솔더

Claims (5)

  1. 상부칩과 하부칩이 전기적 신호 교환 가능하게 상호 적층되는 칩 적층형 패키지에 있어서,
    상기 상부칩의 저면에 형성된 전극패드에 부착되는 전도성 범프(14a);
    상기 범프(14a)가 노출되게 상부칩(10a)의 저면에 걸쳐 도포된 상부절연층(13a);
    상기 하부칩의 상면에 걸쳐 도포되는 하부절연층(13b);
    상기 하부칩의 상면에 형성된 전극패드를 노출시키면서 상기 하부절연층에 형성된 캐비티(12); 및
    상기 하부칩의 전극패드에 닿으면서 캐비티(12) 내에 충진되는 솔더(14b);를 포함하여 구성되고, 상기 상부칩에 부착된 전도성 범프(14a)가 상기 캐비티(12) 내로 삽입되어 솔더(14b)와 통전 가능하게 융착되도록 한 것을 특징으로 하는 칩 적층형 패키지.
  2. 청구항 1에 있어서, 상기 상부 및 하부절연층(13a,13b)의 재질은 BCB(BenzoCycloButene)인 것을 특징으로 하는 칩 적층형 패키지.
  3. 상부칩과 하부칩이 전기적 신호 교환 가능하게 상호 적층되는 칩 적층형 패키지의 제조방법에 있어서,
    상부칩(10a)의 저면에 형성된 전극패드(11a)에 전도성 범프(14a)를 부착하는 단계;
    상기 범프(14a)를 포함하도록 상부칩(10a)의 저면에 걸쳐 상부절연층(13a)을 도포하는 단계;
    상기 범프(14a)에 도포된 상부절연층(13a)을 제거하여 범프(14a)를 노출시키는 단계;
    상기 하부칩(10b)의 상면에 걸쳐 하부절연층(13b)을 도포하는 단계;
    상기 하부절연층(13b)의 상면에서 상기 범프(14a)와 대응되는 위치를 노광시켜 캐비티(12)를 형성하는 단계;
    상기 캐비티(12) 내에 솔더(14b)를 하부칩(10b)의 전극패드(11b)와 통전되도록 채우는 단계; 및
    상기 범프(14a)가 캐비티(12) 내의 솔더(14b)와 결합되도록 상기 상부칩(10a)과 하부칩(10b)을 리플로우 장치에 넣은 후 가열하여 접합하는 단계;를 포함하는 것을 특징으로 하는 칩 적층형 패키지의 제조방법.
  4. 청구항 3에 있어서, 상기 상부 및 하부절연층(13a,13b)은 스핀코팅공정에 의해 상부칩(10a) 및 하부칩(10b)에 각각 도포되는 것을 특징으로 하는 칩 적층형 패 키지의 제조방법.
  5. 청구항 3에 있어서, 상기 범프(14a)에 도포된 상부절연층(13a)은 플라즈마 에칭공정에 의해 제거되는 것을 특징으로 하는 칩 적층형 패키지의 제조방법.
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