CN216793694U - 设置有电流阻断层的功率半导体器件 - Google Patents

Abstract

本实用新型涉及一种设置有电流阻断层的功率半导体器件，它包括第一导电类型衬底、第一导电类型外延层、第一类沟槽、第三类绝缘介质层、第一类导电多晶硅、场氧层、第一类绝缘介质、第二类导电多晶硅、栅氧层、第二导电类型体区、第一导电类型源区、第二类绝缘介质、源极金属、通孔、第二类沟槽与栅极金属，在所述第一导电类型外延层或第一导电类型衬底内设有第三类绝缘介质层。本实用新型提升了半导体功率器件在瞬间大电流下的可靠性，使得失效点从边角位置转移到芯片内部。

Description

设置有电流阻断层的功率半导体器件

技术领域

本实用新型涉及一种功率半导体器件，具体地说是一种设置有电流阻断层的功率半导体器件。

背景技术

在非钳位感性的负载电路测试模式下，栅电极和漏电极通常接高电位，使器件处于导通状态，当栅电压消失时，此时在电路中电感作用下，漏极电压急剧升高，器件发生雪崩击穿，以N型功率器件为例，此时雪崩电流只能通过N型源区下面的P型体区流到源电极接触孔内，由于在P型体区的雪崩电流路径中存在一个寄生电阻，此时会产生一个电压降，当该电压降大于PN结的导通压降时，由N型源区、P型体区和N型外延层构成的寄生NPN三极管将开启，其中N型源区为发射区，P型体区为基区，N型外延层为集电区。NPN寄生三极管的开启，使得电流迅速增大，结温的急剧上升打破了器件的热平衡，导致不可逆的损坏。

在电感较大的情况下，减小寄生电阻可以抑制寄生三极管的开启，从而提升器件的雪崩耐量，但是当电感很小的时候，器件的雪崩耐量就会明显减小。这是由于电感较大的时候，整个雪崩过程的时间较长，在器件内部一旦有电流集中，就会导致局部发热，局部发热会使得局部击穿电压升高，局部击穿电压升高导致该处电流下降，该处电流就会转移至其他击穿电压较低的位置，这就是热转移现象，这导致电流很难固定集中于一处，器件不容易失效；当电感很小的时候，整个雪崩过程的时间较短，器件雪崩失效所对应的雪崩电流较大，在器件内部一旦有电流集中，由于时间较短，很难产生热转移现象，导致器件往往在击穿薄弱点发生寄生三极管开启失效，或者直接电流过大导致器件在击穿薄弱点局部烧毁，而一般烧毁的位置就在芯片的边角位置。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种能提升在瞬间大电流下可靠性的设置有电流阻断层的功率半导体器件。

按照本实用新型提供的技术方案，所述设置有电流阻断层的功率半导体器件，它包括第一导电类型衬底，在第一导电类型衬底的上方设有第一导电类型外延层，在第一导电类型外延层的表面设置条形的互相平行且均匀分布的第一类沟槽，在第一类沟槽的外围环绕着至少一条第二类沟槽，设有第一类沟槽的一侧为第二类沟槽的内侧，另一侧为第二类沟槽的外侧；

在第一类沟槽的下半段设有场氧层，在场氧层内设有第一类导电多晶硅，第一类导电多晶硅接源极电位，第一类导电多晶硅通过场氧层与第一导电类型外延层绝缘，在第一类沟槽的上半段设有栅氧层，在栅氧层内设有第二类导电多晶硅，第二类导电多晶硅接栅极电位，在第一类导电多晶硅与第二类导电多晶硅之间设有第一类绝缘介质，第二类导电多晶硅通过栅氧层与第一导电类型外延层绝缘，相邻的第一类沟槽之间的第一导电类型外延层的表面设有第二导电类型体区，在第二导电类型体区的表面设有第一导电类型源区，在第一类沟槽与第一导电类型源区的上方设有第二类绝缘介质，在第二类绝缘介质的上方设有源极金属，源极金属通过第二类绝缘介质内的通孔与第一导电类型源区以及第二导电类型体区欧姆接触；

所述第二类沟槽内设有场氧层，在场氧层内设有第一类导电多晶硅，与第一类沟槽平行的第二类沟槽与相邻的第一类沟槽之间的外延层的表面设有第二导电类型体区，在第二导电类型体区的上方设有第二类绝缘介质，在第二类绝缘介质的上方设有源极金属，源极金属与第二导电类型体区欧姆接触；

在第一类沟槽的两端的尽头，在第一类沟槽的上方设有第二类绝缘介质，在第二类绝缘介质的上方设有栅极金属，栅极金属通过第二类绝缘介质内的通孔与第二类导电多晶硅欧姆接触；

所述第二类沟槽的外侧以及下方的第一导电类型外延层或第一导电类型衬底内设有第三类绝缘介质层。

作为优选，所述场氧层、栅氧层、第一类绝缘介质、第二类绝缘介质与第三类绝缘介质层由二氧化硅或氮化硅构成。

作为优选，在与第一类沟槽平行的方向上，所述第三类绝缘介质层的边缘越过第二类沟槽并进入第二类沟槽的内侧。

作为优选，对于N型功率半导体器件，第一导电类型为N型，第二导电类型为P型。

作为优选，对于P型功率半导体器件，第一导电类型为P型，第二导电类型为N型。

本实用新型提升了半导体功率器件在瞬间大电流下的可靠性，使得失效点从边角位置转移到芯片内部。

附图说明

图1是实施例1的俯视图。

图2为实施例1沿着图1中的虚线AA’截得的剖面结构示意图。

图3为实施例1沿着图1中的虚线BB’截得的剖面结构示意图。

图4是实施例2的俯视图。

图5为实施例2沿着图4中的虚线CC’截得的剖面结构示意图。

图6为实施例2沿着图4中的虚线DD’截得的剖面结构示意图。

图7是实施例3的俯视图。

图8为实施例3沿着图7中的虚线EE’截得的剖面结构示意图。

图9为实施例3沿着图7中的虚线FF’截得的剖面结构示意图。

图10是实施例4的俯视图。

图11为实施例4沿着图10中的虚线GG’截得的剖面结构示意图。

图12为实施例4沿着图10中的虚线HH’截得的剖面结构示意图。

具体实施方式

下面结合具体实施例对本实用新型作进一步说明。

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。

实施例1

本实施例中，第一导电类型为N型，第二导电类型为P型。

一种设置电流阻断层的功率半导体器件，如图1-3所示，包括第一导电类型衬底1，在所述第一导电类型衬底1上方设有第一导电类型外延层2，在所述第一导电类型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围环绕着至少一条第二类沟槽15，设有第一类沟槽3的一侧为第二类沟槽15的内侧，另一侧为第二类沟槽15的外侧；

第一类沟槽3的下半段设有场氧层6，在场氧层6内设有第一类导电多晶硅5，所述第一类导电多晶硅5接源极电位，第一类沟槽3的上半段设有栅氧层9，在栅氧层9内设有第二类导电多晶硅8，所述第二类导电多晶硅8接栅极电位，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质7绝缘，第一类导电多晶硅5通过场氧层6与第一导电类型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与第一导电类型外延层2绝缘，相邻的第一类沟槽3之间的第一导电类型外延层2的表面设有第二导电类型体区10，在所述第二导电类型体区10的表面设有第一导电类型源区11，在第一类沟槽3与第一导电类型源区11的上方设有第二类绝缘介质12，在所述绝缘介质12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质12内的通孔14与第一导电类型源区11、第二导电类型体区10欧姆接触；第二类沟槽15内设有场氧层6，在场氧层6内设有第一类导电多晶硅5，与第一类沟槽3平行的第二类沟槽15与相邻的第一类沟槽3之间的外延层的表面设有第二导电类型体区10，在所述第一导电类型体区10的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有源极金属13，所述源极金属13通过通孔14与第二导电类型体区10欧姆接触；在第一类沟槽3的两端的尽头，在第一类沟槽3的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有栅极金属16，所述栅极金属16与第二类导电多晶硅8欧姆接触；

所述第一导电类型外延层2的底部设有第三类绝缘介质层4，在与第一类沟槽3垂直的方向上（即Y轴方向），在对芯片的俯视角度，所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d2，d2为5μm，与第一类沟槽3平行的方向上（即为X轴方向），在对芯片的俯视角度，在对应第一类沟槽的长度方向上（即X轴方向），所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d1，d1为15μm。

实施例2

本实施例中，第一导电类型为N型，第二导电类型为P型。

一种设置电流阻断层的功率半导体器件，如图4-6所示，包括第一导电类型衬底1，在所述第一导电类型衬底1上方设有第一导电类型外延层2，在所述第一导电类型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围环绕着至少一条第二类沟槽15，设有第一类沟槽3的一侧为第二类沟槽15的内侧，另一侧为第二类沟槽15的外侧；

第一类沟槽3的下半段设有场氧层6，在场氧层6内设有第一类导电多晶硅5，所述第一类导电多晶硅5接源极电位，第一类沟槽3的上半段设有栅氧层9，在栅氧层9内设有第二类导电多晶硅8，所述第二类导电多晶硅8接栅极电位，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质7绝缘，第一类导电多晶硅5通过场氧层6与第一导电类型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与第一导电类型外延层2绝缘，相邻的第一类沟槽3之间的第一导电类型外延层2的表面设有第二导电类型体区10，在所述第二导电类型体区10的表面设有第一导电类型源区11，在第一类沟槽3与第一导电类型源区11的上方设有第二类绝缘介质12，在所述绝缘介质12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质12内的通孔14与第一导电类型源区11、第二导电类型体区10欧姆接触；第二类沟槽15内设有场氧层6，在场氧层6内设有第一类导电多晶硅5，与第一类沟槽3平行的第二类沟槽15与相邻的第一类沟槽3之间的外延层的表面设有第二导电类型体区10，在所述第一导电类型体区10的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有源极金属13，所述源极金属13通过通孔14与第二导电类型体区10欧姆接触；在第一类沟槽3的两端的尽头，在第一类沟槽3的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有栅极金属16，所述栅极金属16与第二类导电多晶硅8欧姆接触；

所述第一导电类型外延层2的底部设有第三类绝缘介质层4，在与第一类沟槽3垂直的方向上（即Y轴方向），在对芯片的俯视角度，所述第三类绝缘介质层4的边缘不进入第二类沟槽15的内侧，靠近第二类沟槽15的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d4，d4为10ɥm，在与第一类沟槽3平行的方向上（即X轴方向），在对芯片的俯视角度，所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d3，d3为15ɥm。

实施例3

本实施例中，第一导电类型为N型，第二导电类型为P型。

一种设置电流阻断层的功率半导体器件，如图7-9所示，包括第一导电类型衬底1，在所述第一导电类型衬底1上方设有第一导电类型外延层2，在所述第一导电类型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围环绕着至少一条第二类沟槽15，设有第一类沟槽3的一侧为第二类沟槽15的内侧，另一侧为第二类沟槽15的外侧；

第一类沟槽3的下半段设有场氧层6，在场氧层6内设有第一类导电多晶硅5，所述第一类导电多晶硅5接源极电位，第一类沟槽3的上半段设有栅氧层9，在栅氧层9内设有第二类导电多晶硅8，所述第二类导电多晶硅8接栅极电位，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质7绝缘，第一类导电多晶硅5通过场氧层6与第一导电类型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与第一导电类型外延层2绝缘，相邻的第一类沟槽3之间的第一导电类型外延层2的表面设有第二导电类型体区10，在所述第二导电类型体区10的表面设有第一导电类型源区11，在第一类沟槽3与第一导电类型源区11的上方设有第二类绝缘介质12，在所述绝缘介质12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质12内的通孔14与第一导电类型源区11、第二导电类型体区10欧姆接触；第二类沟槽15内设有场氧层6，在场氧层6内设有第一类导电多晶硅5，与第一类沟槽3平行的第二类沟槽15与相邻的第一类沟槽3之间的外延层的表面设有第二导电类型体区10，在所述第一导电类型体区10的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有源极金属13，所述源极金属13通过通孔14与第二导电类型体区10欧姆接触；在第一类沟槽3的两端的尽头，在第一类沟槽3的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有栅极金属16，所述栅极金属16与第二类导电多晶硅8欧姆接触；

所述第一导电类型外延层2内设有第三类绝缘介质层4，在与第一类沟槽3垂直的方向上（即Y轴方向），在对芯片的俯视角度，所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d6，d6为5μm，与第一类沟槽3平行的方向为X轴方向，在对芯片的俯视角度，在与第一类沟槽3平行的方向上（即X轴方向），所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d5，d5为15μm。

实施例4

本实施例中，第一导电类型为N型，第二导电类型为P型。

一种设置电流阻断层的功率半导体器件，如图10-12所示，包括第一导电类型衬底1，在所述第一导电类型衬底1上方设有第一导电类型外延层2，在所述第一导电类型外延层2的表面设置条形的互相平行且均匀分布的第一类沟槽3，在所述第一类沟槽3的外围环绕着至少一条第二类沟槽15，设有第一类沟槽3的一侧为第二类沟槽15的内侧，另一侧为第二类沟槽15的外侧；

第一类沟槽3的下半段设有场氧层6，在场氧层6内设有第一类导电多晶硅5，所述第一类导电多晶硅5接源极电位，第一类沟槽3的上半段设有栅氧层9，在栅氧层9内设有第二类导电多晶硅8，所述第二类导电多晶硅8接栅极电位，第一类导电多晶硅5与第二类导电多晶硅8通过第一类绝缘介质7绝缘，第一类导电多晶硅5通过场氧层6与第一导电类型外延层2绝缘，第二类导电多晶硅8通过栅氧层9与第一导电类型外延层2绝缘，相邻的第一类沟槽3之间的第一导电类型外延层2的表面设有第二导电类型体区10，在所述第二导电类型体区10的表面设有第一导电类型源区11，在第一类沟槽3与第一导电类型源区11的上方设有第二类绝缘介质12，在所述绝缘介质12的上方设有源极金属13，所述源极金属13通过第二类绝缘介质12内的通孔14与第一导电类型源区11、第二导电类型体区10欧姆接触；第二类沟槽15内设有场氧层6，在场氧层6内设有第一类导电多晶硅5，与第一类沟槽3平行的第二类沟槽15与相邻的第一类沟槽3之间的外延层的表面设有第二导电类型体区10，在所述第一导电类型体区10的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有源极金属13，所述源极金属13通过通孔14与第二导电类型体区10欧姆接触；在第一类沟槽3的两端的尽头，在第一类沟槽3的上方设有第二类绝缘介质12，在所述第二类绝缘介质12的上方设有栅极金属16，所述栅极金属16与第二类导电多晶硅8欧姆接触；

第一导电类型衬底1内设有第三类绝缘介质层4，在与第一类沟槽3垂直的方向上（即Y轴方向），在对芯片的俯视角度，所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d8，d8为5μm，在对芯片的俯视角度，在与第一类沟槽3平行的方向上（即X轴方向），所述第三类绝缘介质层4的边缘越过第二类沟槽15进入第二类沟槽15的内侧，进入第二类沟槽15内侧的第三类绝缘介质层4的边缘与第二类沟槽15之间的距离为d7，d7为15μm。

所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种设置有电流阻断层的功率半导体器件，它包括第一导电类型衬底（1），在第一导电类型衬底（1）的上方设有第一导电类型外延层（2），在第一导电类型外延层（2）的表面设置条形的互相平行且均匀分布的第一类沟槽（3），在第一类沟槽（3）的外围环绕着至少一条第二类沟槽（15），设有第一类沟槽（3）的一侧为第二类沟槽（15）的内侧，另一侧为第二类沟槽（15）的外侧；

在第一类沟槽（3）的下半段设有场氧层（6），在场氧层（6）内设有第一类导电多晶硅（5），第一类导电多晶硅（5）接源极电位，第一类导电多晶硅（5）通过场氧层（6）与第一导电类型外延层（2）绝缘，在第一类沟槽（3）的上半段设有栅氧层（9），在栅氧层（9）内设有第二类导电多晶硅（8），第二类导电多晶硅（8）接栅极电位，在第一类导电多晶硅（5）与第二类导电多晶硅（8）之间设有第一类绝缘介质（7），第二类导电多晶硅（8）通过栅氧层（9）与第一导电类型外延层（2）绝缘，相邻的第一类沟槽（3）之间的第一导电类型外延层（2）的表面设有第二导电类型体区（10），在第二导电类型体区（10）的表面设有第一导电类型源区（11），在第一类沟槽（3）与第一导电类型源区（11）的上方设有第二类绝缘介质（12），在第二类绝缘介质（12）的上方设有源极金属（13），源极金属（13）通过第二类绝缘介质（12）内的通孔（14）与第一导电类型源区（11）以及第二导电类型体区（10）欧姆接触；

所述第二类沟槽（15）内设有场氧层（6），在场氧层（6）内设有第一类导电多晶硅（5），与第一类沟槽（3）平行的第二类沟槽（15）与相邻的第一类沟槽（3）之间的外延层的表面设有第二导电类型体区（10），在第二导电类型体区（10）的上方设有第二类绝缘介质（12），在第二类绝缘介质（12）的上方设有源极金属（13），源极金属（13）通过第二类绝缘介质（12）内的通孔（14）与第二导电类型体区（10）欧姆接触；

在第一类沟槽（3）的两端的尽头，在第一类沟槽（3）的上方设有第二类绝缘介质（12），在第二类绝缘介质（12）的上方设有栅极金属（16），所述栅极金属（16）与第二类导电多晶硅（8）欧姆接触；

其特征在于：所述第二类沟槽（15）的外侧以及下方的第一导电类型外延层（2）或第一导电类型衬底（1）内设有第三类绝缘介质层（4）。

2.如权利要求1所述的设置有电流阻断层的功率半导体器件，其特征是：所述场氧层（6）、栅氧层（9）、第一类绝缘介质（7）、第二类绝缘介质（12）与第三类绝缘介质层（4）由二氧化硅或氮化硅构成。

3.如权利要求1所述的设置有电流阻断层的功率半导体器件，其特征是：在与第一类沟槽（3）平行的方向上，所述第三类绝缘介质层（4）的边缘越过第二类沟槽（15）并进入第二类沟槽（15）的内侧。

4.如权利要求1所述的设置有电流阻断层的功率半导体器件，其特征是：对于N型功率半导体器件，第一导电类型为N型，第二导电类型为P型。

5.如权利要求1所述的设置有电流阻断层的功率半导体器件，其特征是：对于P型功率半导体器件，第一导电类型为P型，第二导电类型为N型。

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