CN214012948U - 一种肖特基二极管 - Google Patents

Abstract

本实用新型涉及一种肖特基二极管，包括：N型衬底；N型外延层，层叠于N型衬底上；掺杂N层，层叠于N型外延层上；深沟槽，设置在N型外延层和掺杂N层中，深沟槽内填充有多晶硅，多晶硅与深沟槽之间填充有二氧化硅层；相邻深沟槽之间的掺杂N层上设置有肖特基接触区，肖特基接触区上设置有金属层，金属层与多晶硅区通过金属互联线连接；相邻深沟槽之间的区域构成JFET区域，JFET区域在纵向和横向方向均具有高斯分布的离子源掺杂。本实用新型的肖特基二极管能在保证低导通功耗的基础上提供高反向耐压能力，而且在不提高漏电的情况下，降低了器件导通压降。

Description

一种肖特基二极管

技术领域

本实用新型属于半导体技术领域，具体涉及一种肖特基二极管。

背景技术

传统的PN结二极管是在一块单晶半导体中，一部分掺有受主杂质是P 型半导体，另一部分掺有施主杂质是N型半导体，P型半导体和N型半导体的交界面附近的过渡区称为PN结，在其界面处两侧形成空间电荷层，并建有自建电场。当不存在外加电压时，由于PN结两边载流子浓度差引起的扩散电流和自建电场引起的漂移电流相等而处于电平衡状态；当外界有正向电压偏置时，外界电场和自建电场的互相抑消作用使载流子的扩散电流增加引起了正向电流。

目前，高压二极管器件主要是由PN结或者是肖特基金属半导体接触制成。其中，肖特基二极管虽然能提供比较小的导通电阻，但其耐高压能力有限，不能提供较高的反向偏压。如何使得肖特基二极管能耐受高反偏电压并且具有较低的正向压降，是目前亟需解决的问题。

实用新型内容

为了解决现有技术中存在的上述问题，本实用新型提供了一种肖特基二极管。本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型提供了一种肖特基二极管，包括：

N型衬底；

N型外延层，层叠于所述N型衬底上；

掺杂N层，层叠于所述N型外延层上；

深沟槽，设置在所述N型外延层和所述掺杂N层中，所述深沟槽内填充有多晶硅，所述多晶硅与所述深沟槽之间填充有二氧化硅层；

相邻所述深沟槽之间的所述掺杂N层上设置有肖特基接触区，所述肖特基接触区上设置有金属层，所述金属层与所述多晶硅通过金属互联线连接；

相邻所述深沟槽之间的区域构成JFET区域，所述JFET区域在纵向和横向方向均具有高斯分布的离子源掺杂。

在本实用新型的一个实施例中，所述深沟槽的深度大于4μm。

在本实用新型的一个实施例中，所述二氧化硅层的厚度大于1000埃。

在本实用新型的一个实施例中，所述掺杂N层的掺杂浓度大于所述N 型外延层的掺杂浓度。

在本实用新型的一个实施例中，所述离子源为N型掺杂源或P型掺杂源。

在本实用新型的一个实施例中，所述离子源的离子注入剂量为10¹¹- 10¹³cm^-2。

与现有技术相比，本实用新型的有益效果在于：

1.本实用新型的肖特基二极管结合了深槽反偏耗尽结构，能在保证低导通功耗的基础上提供高反向耐压能力，随着深沟槽中填充的二氧化硅层和多晶硅厚度的增加其耐压能力也随之提高；

2.本实用新型的肖特基二极管在器件的JFET区域注入离子源，使得肖特基二极管在不提高漏电的情况下，降低了器件导通压降。

上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本实用新型实施例提供的一种肖特基二极管的结构示意图。

图标：1-N型衬底；2-N型外延层；3-掺杂N层；4-深沟槽；5-多晶硅； 6-二氧化硅层；7-肖特基接触区；8-金属层。

具体实施方式

为了进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本实用新型提出的一种肖特基二极管进行详细说明。

有关本实用新型的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本实用新型为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本实用新型的技术方案加以限制。

实施例一

请参见图1，图1是本实用新型实施例提供的一种肖特基二极管的结构示意图，如图所示，本实用新型实施例的肖特基二极管包括：

N型衬底1；

N型外延层2，层叠于N型衬底1上；

掺杂N层3，层叠于N型外延层2上；

深沟槽4，设置在N型外延层2和掺杂N层3中，深沟槽4内填充有多晶硅5，多晶硅5与深沟槽4之间填充有二氧化硅层6；

相邻深沟槽4之间的掺杂N层3上设置有肖特基接触区7，肖特基接触区7上设置有金属层8，金属层8与多晶硅5通过金属互联线连接；

相邻深沟槽4之间的区域构成JFET区域，JFET区域在纵向和横向方向均具有高斯分布的离子源掺杂。

可选地，深沟槽4的深度大于4μm，二氧化硅层6的厚度大于1000 埃。

在本实施例中，金属层8的材料为金属钛。

本实施例的金属层8作为肖特基二极管的阳极，N型衬底1作为肖特基二极管的阴极。

在本实施例中，掺杂N层3的掺杂浓度大于N型外延层2的掺杂浓度。离子源为N型掺杂源或P型掺杂源。离子源的离子注入剂量为10¹¹- 10¹³cm^-2。

通过实验验证发现，当二氧化硅层6的厚度大于1250埃时，本实施例的肖特基二极管能耐受100V的高压；当二氧化硅层6的厚度大于1500埃时，本实施例的肖特基二极管能耐受120V的高压。当深沟槽4的深度为 4μm时，本实施例的肖特基二极管能耐受60V-80V的高压；当深沟槽4的深度为6μm时，本实施例的肖特基二极管能耐受90V-120V的高压。由此可见，随着二氧化硅层6的厚度的增加本实施例的肖特基二极管的耐压能力随之增强。当深沟槽4的深度大于4μm时，每1μm的深沟槽能提供15V- 20V的耐压能力，本实施例的肖特基二极管的耐压能力能随深沟槽4的深度的增加而增强。

传统的肖特基二极管的反向耐压是由PN结的反偏来提供保护的，而 PN结反偏提供的耐高压能力和P区和N区的电阻直接相关。为了得到高的耐高压结构，N区就不好选用过低的外延，进而导致二极管在开启时的开启电阻增加。所以传统的肖特基二极管的耐反向击穿的能力由于要考虑正向功率的损耗，不能选用电阻率过高的N型外延，所以市上的肖特基二极管的反向耐高压大都在100v以下。相比于传统的肖特基二极管，本实施例的肖特基二极管结合了深槽反偏耗尽结构，能在保证低导通功耗的基础上提供高反向耐压能力，随着深沟槽中填充的二氧化硅层和多晶硅厚度的增加其耐压能力也随之提高。

进一步地，对本实施例的肖特基二极管的制备方法和降低压降的原理进行说明。

其中，制备方法包括：

步骤1：在半导体基件的预设注入区域注入离子源；

步骤2：通过热扩散，使所述离子源进入预设的JFET区域；

步骤3：在完成热扩散的半导体基件上蚀刻深沟槽结构，形成肖特基二极管器件。

本实施例通过在半导体基件的预设注入区域注入离子源；通过热扩散，使离子源进入预设的JFET区域；在完成热扩散的半导体基件上蚀刻深沟槽结构，从而使形成的肖特基二极管在不提高器件漏电的情况下，降低导通压降。

其中半导体基件具体为制造半导体器件的基本材料，在本实施例中包括N型衬底1和N型外延层2。

也就是说，本实施例采用局域离子注入技术，在非金属与硅接触区域即沟槽区域采用离子注入技术，让掺杂杂质通过热扩散进入JFET区，达到调节JFET区电阻的目的，进而降低器件的导通压降。

在肖特基二极管正向导通时，MESA区域内的整个体硅都参与电流的输送，而在JFET区采用高浓度离子注入技术，可以显著降低这一区域的导通电阻，进而降低器件的导通压降。

可选地，在半导体基件的预设注入区域注入离子源，包括：在所述半导体基件的N型外延层生长第一氧化层；根据所述注入区域，在第一氧化层进行光刻，形成阻挡层；根据阻挡层，在注入区域注入离子源。

进一步地，所述通过热扩散，使离子源进入预设的JFET区域，包括：对注入离子源的半导体基件进行热退火推结，在推结过程中生长出第二氧化层，并在第二氧化层和N型外延层2之间形成掺杂N层3，从而使离子源进入JFET区域。其中，掺杂N层3在纵向和横向均具有高斯分布的掺杂源；掺杂N层3的掺杂浓度大于N型外延层2的掺杂浓度；离子源为N 型掺杂源或P型掺杂源；离子源的注入能量在30KEV-120KEV之间，离子源的注入剂量在10¹¹-10¹³cm^-2之间；第二氧化层的厚度大于第一氧化层的厚度。

可选地，注入区域包括至少一个离子注入窗口。

进一步地，在完成热扩散的半导体基件上蚀刻深沟槽结构，形成肖特基二极管器件，按照现有的制备方法进行制备，在此不再赘述。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。

Claims (4)

1.一种肖特基二极管，其特征在于，包括：

N型衬底(1)；

N型外延层(2)，层叠于所述N型衬底(1)上；

掺杂N层(3)，层叠于所述N型外延层(2)上；

深沟槽(4)，设置在所述N型外延层(2)和所述掺杂N层(3)中，所述深沟槽(4)内填充有多晶硅(5)，所述多晶硅(5)与所述深沟槽(4)之间填充有二氧化硅层(6)；

相邻所述深沟槽(4)之间的所述掺杂N层(3)上设置有肖特基接触区(7)，所述肖特基接触区(7)上设置有金属层(8)，所述金属层(8)与所述多晶硅(5)通过金属互联线连接；

相邻所述深沟槽(4)之间的区域构成JFET区域，所述JFET区域在纵向和横向方向均具有高斯分布的N型掺杂源或P型掺杂源。

2.根据权利要求1所述的肖特基二极管，其特征在于，所述深沟槽(4)的深度大于4μm。

3.根据权利要求1或2所述的肖特基二极管，其特征在于，所述二氧化硅层(6)的厚度大于1000埃。

4.根据权利要求1所述的肖特基二极管，其特征在于，所述掺杂N层(3)的掺杂浓度大于所述N型外延层(2)的掺杂浓度。

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