CN211654816U

CN211654816U - 一种实现封装超大tvs芯片面积的3d封装结构

Info

Publication number: CN211654816U
Application number: CN202020722253.0U
Authority: CN
Inventors: 王允; 赵德益; 杜牧涵; 赵志方; 蒋骞苑; 苏亚兵
Original assignee: Shanghai Wei'an Semiconductor Co ltd
Current assignee: Shanghai Wei'an Semiconductor Co ltd
Priority date: 2020-05-06
Filing date: 2020-05-06
Publication date: 2020-10-09
Anticipated expiration: 2030-05-06

Abstract

本实用新型涉及一种实现封装超大TVS芯片面积的3D封装结构，至少二个以上的TVS芯片采用RDL布线和导电柱叠片封装，形成各TVS芯片间并联。本实用新型采用RDL布线作为叠片的载体，实现了叠片方案的基础，增大了封装面积，增大了产品通流，有效面积相比打线增加了几十倍，导通电阻大大降低；通过叠片，使芯片面积增大到原来的2‑4倍以上，在客户对厚度不敏感的情况下面积甚至可以更大。

Description

一种实现封装超大TVS芯片面积的3D封装结构

技术领域

本实用新型属于半导体芯片封装工艺技术领域。尤其涉及一种实现封装超大TVS芯片面积的3D封装结构。

技术背景

目前智能手机、手表、手环等便携设备越来越被关注，已经成为现在最受关注的行业，整个手机行业集中了半导体最优质的资源：先进的芯片技术、高端的制造工艺、超前的组装技术和各种领先的屏幕、摄像、指纹技术等都在手机上不断被尝试和使用，手机已经成为了最高端半导体技术整合后的产物，聚焦全世界的目光，任何的问题都会被无限放大。与此同时超高集成度的芯片导致了脆弱的ESD表现，超大功率快充带来方便的同时也存在安全隐患，超薄超轻的外观设计导致设备发热更加严重，如此复杂的环境使得可靠性和稳定性都面临着巨大的挑战：充电问题频发，快充的安全隐患不断被提及；EOS和ESD导致的失效问题越来越严重，返修率也成了厂商头疼的问题，这样就使得整个电路系统中过压保护就变得至关重要。目前主流手机厂商电源口和充电口的保护方案都趋向于选择使用高压TVS器件（例如12V，15V，18V等尺寸DFN2020的TVS）配合带TVS的12球OVP（过压保护IC）的组合方案来实现高速快充保护要求。高压快充技术的发展，也对未来TVS器件提出了更高电压如20V、24V、26V等高电压的TVS需求，为了满足高压TVS的测试要求，常规结构的产品和封装已经很难满足要求，必须开发新型TVS结构和封装结构来实现更大的通流能力。同时，便携设备外形尺寸也还在不断缩小，对保护器件尺寸提出了更高的要求：封装尺寸更小、封装厚度更薄和管脚更易焊接。

现有DFN2020封装技术通常采用点胶工艺上芯的方式，随着刷胶工艺的不断进步和发展，目前已经可以批量生产，因此DFN2020外形可以实现最大面积为1.75mm*1.35mm的TVS芯片封装能力，小型化DFN1616外形可以实现最大面积为1.4mm*0.85mm的TVS芯片的封装能力，图1为DFN1616封装刷胶上芯工艺封装剖面示意图。目前TVS芯片41通过刷胶胶水51（型号为8008HT）与框架载体61焊接在一起，然后在芯片41上植焊球31，然后通过焊线32将芯片41的正面电极引到框架62上形成电路。因为刷胶工艺不存在溢胶，因此图1可以实现框架和芯片1：1的封装能力。但是小型化DFN1616的芯片还是太小，目前常规应用外形为DFN2020的封测尺寸，小型化DFN1616的芯片只能达到DFN2020的一半左右，无法满足客户的测试等级，主要原因是芯片尺寸太小、通流能力和浪涌残压不能达到客户要求，导致小型化封装不能被客户认可。

发明内容

为了解决上述技术问题，本实用新型目的在于：一种实现封装超大TVS芯片面积的3D封装结构，改善传统封装芯片太小的问题。

本实用新型目的通过下述技术方案实现：一种实现封装超大TVS芯片面积的3D封装结构，至少二个以上的TVS芯片采用RDL布线和导电柱叠片封装，形成各TVS芯片间并联，其中，

TVS芯片一通过共晶方式与载体框架一粘接在一起，TVS芯片一作为最底层芯片，TVS芯片一正面电极通过RDL布线一和一层导电柱一与框架二形成导电连接，同时，通过RDL布线一和与载体框架一连通的一层导电柱二连接，为下一层TVS芯片叠片封装的电路连接做准备；

TVS芯片二背面电极通过二层导电胶与RDL布线一粘接，经RDL布线一和一层导电柱一引到框架二上形成导电连接；TVS芯片二正面电极通过RDL布线二和二层导电柱一、RDL布线一和一层导电柱二连通，将TVS芯片二的正面电极引到载体框架一上形成另一个导电通道，达到TVS芯片一和TVS芯片二并联。

本实用新型提供一种实现封装超大TVS芯片面积的3D封装结构，以增大封装面积，增大产品通流和降低导通电阻，对此产品做了如下几点创新优化：1.使用RDL布线的方式形成连接，有效面积相比打线增加了几十倍，导通电阻大大降低；2.RDL布线作为叠片的载体，实现叠片方案的基础；3.使用叠片方法来做，可以使芯片通流面积按叠片的数量有成倍的增大（如可达原来的2-4倍以上），在客户对厚度不敏感的情况下面积甚至可以更大。

在上述方案基础上，当叠加的TVS芯片数为三个以时，叠加的第奇数个TVS芯片的衬底类型与最底层TVS芯片一的衬底类型相同，且背面电极经过RDL布线和导电柱与载体框架导电连接，并不与框架二导通；第奇数个TVS芯片的正面电极通过另一RDL布线和同层导电柱与框架二导电连接。

在上述方案基础上，当二片TVS芯片叠片封装时，厚度不大于0.55mm；当三片TVS芯片叠片封装时，厚度不大于0.75mm；当四片TVS芯片叠片封装时，厚度不大于1mm。

在上述方案基础上，当叠加的TVS芯片数为三个以时，叠加的第偶数个TVS芯片的背面电极经过连接底面相邻的第奇数个TVS芯片正面电极的RDL布线和该第奇数层导电柱与框架二导电连接，并不与载体框架导电连接；同时，第偶数个TVS芯片的正面电极通过另一RDL布线和同层的导电柱与载体框架导电连接。

具体的，当三个TVS芯片叠片封装时，在TVS芯片一和TVS芯片二并联基础上，再叠片并联TVS芯片三，TVS芯片三的衬底类型与TVS芯片一相同，将TVS芯片三背面电极通过三层导电胶与RDL布线二粘接，使TVS芯片三的背面电极通过三层导电胶、RDL布线一、二、以及二层导电柱一、一层导电柱二引到载体框架上；在TVS芯片三正面电极上植球，再通过RDL布线三和三层导电通柱一与之前形成的RDL布线一、二，以及二层导电柱二和一层导电柱一与框架二导电连接，使TVS芯片一、二、三并联。

具体的，当四个TVS芯片叠片封装时,TVS芯片四背面电极通过三层导电胶粘接在RDL布线三上表面，TVS芯片四背面电极通过RDL布线三、三层导电柱一、与之前形成的RDL布线一、二、以及二层导电柱二和一层导电柱一与框架二导电连接，将TVS芯片四背面电极引到框架二上；在TVS芯片四正面电极上植球，再通过RDL布线四、四层导电柱一、RDL布线一、二、三、以及三层导电柱二、二层导电柱一和第一层导电柱二与载体框架一导电连接。

本实用新型的优越性在于：本实用新型采用RDL布线作为叠片的载体，实现了叠片方案的基础，增大了封装面积，增大了产品通流，有效面积相比打线增加了几十倍，导通电阻大大降低；通过叠片，使芯片面积增大到原来的2-4倍以上，在客户对厚度不敏感的情况下面积甚至可以更大。

附图说明

图1 DFN1616封装刷胶上芯的工艺封装剖面示意图；

图2 DFN1616封装叠片工艺3D封装剖面示意图；

图3 DFN1616封装叠片工艺3D封装正面示意图；

图4 DFN1616封装叠片工艺3D封装等效电路图；

图5 DFN1616封装3层叠片工艺3D封装剖面示意图；

图6 DFN1616封装3层叠片工艺3D封装等效电路图；

图7 DFN1616封装4层叠片工艺3D封装电流通道示意图；

图8 DFN1616封装4层叠片工艺3D封装等效电路图；

图中标号说明：

图1中

31——焊球；32——焊线；

41——TVS芯片；

51——刷胶胶水；

61——框架一；62——框架二；

图2至8中：

321、322——一层导电柱一、二；351、352——二层导电柱一、二；

371、372——三层导电柱一、二；391——四层导电柱一；

34——RDL布线一；36——RDL布线二；38——RDL布线三；39——RDL布线四；

42——TVS芯片一；43——TVS芯片二；44——TVS芯片三；45——TVS芯片四；

52——二层导电胶；53——三层导电胶；54——四层导电胶；

61——载体框架；62——框架二。

具体实施方式

实施例1

一种实现封装超大TVS芯片面积的3D封装结构，为二个TVS芯片叠片并联封装，如图2 DFN1616封装叠片工艺3D封装剖面示意图、图3 DFN1616封装叠片工艺3D封装正面示意图和图4 DFN1616封装叠片工艺3D封装等效电路图所示：

图2中二个TVS芯片采用RDL布线和导电柱叠片封装，形成二个TVS芯片间并联，其中，

TVS芯片一42通过共晶方式与载体框架一61粘接在一起，TVS芯片一42作为最底层芯片，TVS芯片一42正面电极通过RDL布线一34和一层导电柱一321与框架二62形成导电连接，同时，通过RDL布线一34和与载体框架一61连通的一层导电柱二322连接，为下一层TVS芯片叠片封装的电路连接做准备；

TVS芯片二43背面电极通过二层导电胶52与RDL布线一34粘接，经RDL布线一34和一层导电柱一321引到框架二62上形成导电连接；TVS芯片二43正面电极通过RDL布线二36和二层导电柱一351、RDL布线一34和一层导电柱二322导电连接，将TVS芯片二43的正面电极引到载体框架一61上形成另一个导电通道，达到TVS芯片一42和TVS芯片二43并联，增大了整个器件的导通面积。

图3中展示了TVS芯片一42和TVS芯片二43芯片的位置，以及和导电柱、RDL布线一、二34、36的宽度和位置关系，形成了一个类似于芯片版图的示意图，配合图2的剖面形成了一个立体的3D结构，更能充分的展示此结构的优点和创新性。图2和图3方案可以实现框架和芯片比例达到1：2的封装能力。

图4为DFN1616封装叠片工艺3D封装等效电路图，TVS芯片一42和TVS芯片二43芯片并联。

二个TVS芯片叠片厚度可以做到0.55mm以内，增加一层叠片，芯片面积翻一倍，通流能力大一倍，钳位电压降低、测试等级提升。

实施例2

一种实现封装超大TVS芯片面积的3D封装结构，为三个TVS芯片叠片并联封装，在实施例1的TVS芯片一42和TVS芯片二43并联基础上，再叠片并联TVS芯片三44，如图5为DFN1616封装3层叠片工艺3D封装剖面示意图和图6为DFN1616封装三层叠片工艺3D封装等效电路图所示：

在实施例1结构基础上，在TVS芯片一42和TVS芯片二43并联后，再叠片并联TVS芯片三44，TVS芯片三44的衬底类型与TVS芯片一42的衬底类型相同，将TVS芯片三44背面电极通过三层导电胶53与RDL布线二36粘接，使TVS芯片三44的背面电极通过三层导电胶53、RDL布线二36、第二层导电柱一351、RDL布线一34、一层导电柱二322引到载体框架61上，形成导电连接；在TVS芯片三44正面电极上植球，再通过RDL布线三38和三层导电通柱一371与之前形成的RDL布线一、二34、36、二层导电柱二352和一层导电柱一321与框架二62导电连接，使TVS芯片一、二、三42、43、44并联，增大了整个器件的导通面积。

在实施例1的基础上再叠加一层芯片，如图5 DFN1616封装3层叠片工艺3D封装剖面示意图所示，使用TVS芯片三44通过导电胶粘接在RDL布线二36上表面，然后使用一层导电柱一321和RDL布线三38和三层导电通柱一371将TVS芯片三44的正面引到框架62上，形成导电通道，TVS芯片三44的背面电极通过三层导电胶53和RDL布线二36、二层导电柱一351引到载体框架61上，和最下面一层TVS芯片一42形成并联通道，其中，TVS芯片三44的要求是与TVS芯片一42为同衬底类型。此时，图5所示的3层叠片方案可以实现框架和芯片比例达到1：3的封装能力，远远超出了常规封装的极限。图6为DFN1616封装3层叠片工艺3D封装等效电路图，TVS芯片一、二、三42、43、44并联。

本实施例三次芯片叠片，整体厚度可以做到0.75mm以内，每增加一层叠片，芯片面积翻一倍，通流能力大一倍，钳位电压会进一步降低，测试等级会进一步提升。

实施例3

一种实现封装超大TVS芯片面积的3D封装结构，为三个TVS芯片叠片并联封装，如图7为DFN1616封装4层叠片工艺3D封装电流通道示意图和图8为DFN1616封装4层叠片工艺3D封装等效电路图所示：

在实施例2的基础上，再叠一层TVS芯片四45，如图7 DFN1616封装4层叠片工艺3D封装剖面示意图所示，叠片工艺和实施例1和2一致，叠片时需要在上一步预留出连接RDL布线和导电柱的位置即可。

当四个TVS芯片叠片封装时,TVS芯片四45背面电极通过四层导电胶54粘接在RDL布线三38上表面，TVS芯片四45背面电极通过RDL布线三38、第三层导电柱一371、与之前形成的RDL布线一、二34、36、二层导电柱二352和一层导电柱一321与框架二62导电连接，将TVS芯片四45背面电极引到框架二62上；在TVS芯片四45正面电极上植球，再通过RDL布线四39、四层导电柱一391、RDL布线一、二、三34、36、38、三层导电柱二372、二层导电柱一351和一层导电柱二322与载体框架一61导电连接。

本实施例中，各层导电柱为芯片的通孔内镀铜形成的镀铜通孔。

本实施例如图7 DFN1616封装4层叠片工艺3D封装剖面示意图所示，叠片工艺和实施例1和2一致，叠片时需要在上一步预留出连接RDL布线和铜柱的位置即可。

本实用新型的叠片方案取决于客户对封装厚度的要求，四层叠片可以控制在1mm以内，以此类推。在客户对厚度不敏感的时候，此叠片方案可以叠片更多层次，每增加一层叠片，芯片面积翻一倍，通流能力大一倍，钳位电压会降低一点，测试等级会提升一点。

Claims

1.一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：至少二个以上的TVS芯片采用RDL布线和导电柱叠片封装，形成各TVS芯片间并联，其中，

TVS芯片二背面电极通过二层导电胶与RDL布线一粘接，经RDL布线一和一层导电柱一引到框架二上形成导电连接；TVS芯片二正面电极通过RDL布线二和二层导电柱一、RDL布线一和一层导电柱二导电连接，将TVS芯片二的正面电极引到载体框架一上形成另一个导电通道，达到TVS芯片一和TVS芯片二并联。

2.根据权利要求1所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当叠加的TVS芯片数为三个以时，叠加的第奇数个TVS芯片的衬底类型与最底层TVS芯片一的衬底类型相同，且背面电极经过RDL布线和导电柱与载体框架61导电连接，并不与框架二导通；第奇数个TVS芯片的正面电极通过另一RDL布线和同层导电柱与框架二62导电连接。

3.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当二片TVS芯片叠片封装时，厚度不大于0.55mm；当三片TVS芯片叠片封装时，厚度不大于0.75mm；当四片TVS芯片叠片封装时，厚度不大于1mm。

4.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：各层导电柱为芯片的通孔内镀铜形成的镀铜通孔。

5.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当叠加的TVS芯片数为三个以时，叠加的第偶数个TVS芯片的背面电极经过连接底面相邻的第奇数个TVS芯片正面电极的RDL布线和该第奇数层导电柱与框架二导电连接，并不与载体框架61导电连接；同时，第偶数个TVS芯片的正面电极通过另一RDL布线和同层的导电柱与载体框架导电连接。

6.根据权利要求1或2所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当三个TVS芯片叠片封装时，在TVS芯片一和TVS芯片二并联基础上，再叠片并联TVS芯片三，TVS芯片三的衬底类型与TVS芯片一的衬底类型相同，将TVS芯片三背面电极通过三层导电胶与RDL布线二粘接，使TVS芯片三的背面电极通过三层导电胶、RDL布线二、第二层导电柱一、RDL布线一、一层导电柱二引到载体框架上，形成导电连接；在TVS芯片三正面电极上植球，再通过RDL布线三和三层导电通柱一与之前形成的RDL布线一、二、二层导电柱二和一层导电柱一与框架二导电连接，使TVS芯片一、二、三并联。

7.根据权利要求6所述的一种实现封装超大TVS芯片面积的3D封装结构，其特征在于：当四个TVS芯片叠片封装时,TVS芯片四背面电极通过四层导电胶粘接在RDL布线三上表面，TVS芯片四背面电极通过RDL布线三、第三层导电柱一、与之前形成的RDL布线一、二、二层导电柱二和一层导电柱一与框架二导电连接，将TVS芯片四背面电极引到框架二上；在TVS芯片四正面电极上植球，再通过RDL布线四、四层导电柱一、RDL布线一、二、三、三层导电柱二、二层导电柱一和一层导电柱二与载体框架一导电连接。