CN206697217U - 一种移位寄存器电路 - Google Patents
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Abstract
本实用新型涉及平板显示领域，公开了一种移位寄存器电路，所述移位寄存器电路由移位寄存器单元电路级联组成，所述移位寄存器单元电路由6个P沟道薄膜晶体管(M1～M6)和两个电容(C1～C2)组成。采用该技术方案电路结构简单且信号输出稳定。
Description
技术领域
本实用新型涉及平板显示领域，特别涉及一种移位寄存器电路。
背景技术
AMOLED阵列基板中需要移位寄存器为像素电路提供扫描或者复位信号，目前的移位寄存器在设计时，需要保证电路可靠性的前提下，要求使用较少的薄膜晶体管及电容数量，以实现显示面板的边框窄化设计。
实用新型内容
本实用新型实施例的目的在于提供一种移位寄存器电路，电路结构简单且信号输出稳定。
本实用新型实施例提供的一种移位寄存器电路，所述移位寄存器电路由移位寄存器单元电路级联组成，所述移位寄存器单元电路由6个P沟道薄膜晶体管(M1～M6)和两个电容(C1～C2)组成，其中，
第1薄膜晶体管(M1)栅极连接A节点，第一源极/漏极连接第二时钟信号，第二源极/漏极连接输出端口out；
第2薄膜晶体管(M2)栅极连接B节点，第一源极/漏极连接输出端口out，第二源极/漏极连接VGH；
第3薄膜晶体管(M3)栅极连接第一时钟信号，第一源极/漏极连接B节点，第二源极/漏极连接VGL；
第4薄膜晶体管(M4)栅极连接第二时钟信号，第一源极/漏极连接A节点，第二源极/漏极连接输出端口out；
第5薄膜晶体管(M5)栅极连接第一时钟信号，第一源极/漏极连接信号输入端口in，第二源极/漏极连接A节点；
第6薄膜晶体管(M6)栅极连接A节点，第一源极/漏极连接信号输入端口in或第一时钟信号，第二源极/漏极连接B节点；
电容C1第一节点连接A节点，第二节点连接输出端口out；
电容C2第一节点连接B节点，第二节点连接VGH。
可选地，所述第一时钟信号和第二时钟信号的时钟频率和时钟周期均一致。
可选地，所述第一时钟信号和第二时钟信号最多只有一个时钟信号输出低电平，第一时钟信号和第二时钟信号的高电平为VGH、低电平为VGL。
可选地，所述第一时钟信号和第二时钟信号的波形为CK或CKB。
可选地，所述第1薄膜晶体管(M1)的上宽长比W/L最大。
可选地，所述第4薄膜晶体管(M4)、第5薄膜晶体管(M5)、第6薄膜晶体管(M6)为双栅结构。
可选地，所述移位寄存器单元电路级联组成所述移位寄存器电路时，前一级的输出端口连接后一级的输入端口，第一级的第一时钟信号波形为CK，第二时钟信号波形为CKB；第二级的第一时钟信号波形为CKB，第二时钟信号波形为CK；第三级的第一时钟信号和第二时钟信号波形与第一级相同，第四级的第一时钟信号和第二时钟信号波形与第二级相同，每两级循环一次，依次类推。
可选地，所述移位寄存器单元电路中采用N沟道薄膜晶体管，同时VGH与VGL端口互换。
由上可见，应用本实施例技术方案，由于所述移位寄存器电路使用较少的薄膜晶体管及电容数量，电路结构简单，故版图设计占用空间较少，有利于实现显示面板的边框窄化设计。且电路工作的各个阶段均有可靠的控制，不存在“悬空”状态，有利于信号稳定输出。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型提供的一种移位寄存器单元电路图；
图2为本实用新型提供的一种移位寄存器单元电路的时序波形图；
图3为本实用新型提供的一种移位寄存器单元电路级联图；
图4为图1中两级移位寄存器单元电路级联的输出波形；
图5为本实用新型提供的另一种两级移位寄存器单元电路级联的输出波形；
图6为本实用新型提供的另一种移位寄存器单元电路图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
实施例：
本实施例提供一种移位寄存器电路，所述移位寄存器电路由移位寄存器单元电路级联组成，所述移位寄存器单元电路由6个P沟道薄膜晶体管(M1～M6)和两个电容(C1～C2)组成，如图1所示，其中，
第1薄膜晶体管M1栅极连接A节点，第一源极/漏极连接第二时钟信号F，第二源极/漏极连接输出端口out；
第2薄膜晶体管M2栅极连接B节点，第一源极/漏极连接输出端口out，第二源极/漏极连接VGH；
第3薄膜晶体管M3栅极连接第一时钟信号E，第一源极/漏极连接B节点，第二源极/漏极连接VGL；
第4薄膜晶体管M4栅极连接第二时钟信号F，第一源极/漏极连接A节点，第二源极/漏极连接输出端口out；
第5薄膜晶体管M5栅极连接第一时钟信号E，第一源极/漏极连接信号输入端口in，第二源极/漏极连接A节点；
第6薄膜晶体管M6栅极连接A节点，第一源极/漏极连接信号输入端口in，第二源极/漏极连接B节点；
电容C1第一节点连接A节点，第二节点连接输出端口out；
电容C2第一节点连接B节点，第二节点连接VGH。VGH和VGL是恒定电压信号，VGH为高电平，VGL为低电平。
为保证负载驱动能力，所述第1薄膜晶体管M1的尺寸选用上宽长比W/L最大，因此第1薄膜晶体管M1的导通速度比其他薄膜晶体管快。
所述第4薄膜晶体管M4、第5薄膜晶体管M5、第6薄膜晶体管M6为双栅结构，以减轻由于TFT漏电造成的影响。
如图2所示，所述第一时钟信号E和第二时钟信号F的时钟频率和时钟周期均一致。所述第一时钟信号E和第二时钟信号F最多只有一个时钟信号输出低电平，第一时钟信号E和第二时钟信号F的高电平为VGH、低电平为VGL。结合图1和图2，所述第一时钟信号E的波形为CK，第二时钟信号F的波形为CKB，就该移位寄存器单元电路的工作过程进行推导分析，
T1阶段，输入端口in输入高电平VGH，CK也为高电平VGH，CKB为低电平VGL。第4薄膜晶体管M4导通，第1薄膜晶体管M1截止。节点B由于电容C2的作用维持上一阶段的低电平，第2薄膜晶体管M2导通，输出端口out为高电平。
T2阶段，输入端口in输入低电平VGL，CK也为低电平VGL，CKB为高电平VGH。第5薄膜晶体管M5导通，节点A为低电平。第3薄膜晶体管M3和第6薄膜晶体管M6导通，节点B为低电平。输出端口out由于第1薄膜晶体管M1和第2薄膜晶体管M2的导通输出高电平。
T3阶段，输入端口in输入高电平VGH，CK也为高电平VGH，CKB为低电平VGL。此阶段由于第1薄膜晶体管M1的W/L远远大于第4薄膜晶体管M4的W/L，第1薄膜晶体管M1的导通速度大于第4薄膜晶体管M4的导通速度，所以第1薄膜晶体管M1和电容C1组成的电荷泵使得节点A达到比VGL更低的电平，故第4薄膜晶体管M4截止。节点B由于第6薄膜晶体管M6导通，为高电平，第2薄膜晶体管M2截止。此阶段第1薄膜晶体管M1导通，输出端口out电压输出低电平。
T4阶段，输入端口in输入高电平VGH，CK为低电平VGL，CKB为高电平VGH。第5薄膜晶体管M5导通，节点A为高电平，第1薄膜晶体管M1截止。第3薄膜晶体管M3导通，节点B为低电平。输出端口out由于第2薄膜晶体管M2导通输出高电平。
下一阶段实际上就是重复T1-T4阶段的过程，故不再赘述。
如图3所示，为了依次地产生扫描信号，把所述移位寄存器单元电路级联，具体是前一级的输出端口out连接后一级的输入端口in，即SN(N)为第N级的输出信号，同时也作为第N+1级的输入信号。级联后的所述移位寄存器单元电路每级的第一时钟信号E波形和第二时钟信号F波形有所不同，具体为第一级的第一时钟信号E波形为CK，第二时钟信号F波形为CKB；第二级的第一时钟信号E波形为CKB，第二时钟信号F波形为CK；第三级的第一时钟信号E和第二时钟信号F波形与第一级相同，第四级的第一时钟信号E和第二时钟信号F波形与第二级相同，每两级循环一次，依次类推。如图4所示，展示了前两级的级联输出波形，以说明其上下级级联输出关系。
相应地，把图1中所有P沟道薄膜晶体管全部换成N沟道薄膜晶体管，同时VGH与VGL端口互换。如图5所示，展示了所述移位寄存器单元电路使用N沟道薄膜晶体管的前两级的级联输出波形。
如图6所示，所述移位寄存器单元电路中将所述第6薄膜晶体管M6的第一源极/漏极连接信号输入端口in改为连接第一时钟信号，其工作原理与图1电路相同，故不再赘述。
可见，该技术方案是针对阵列基板驱动提出一种移位寄存器电路，所述移位寄存器电路使用较少的薄膜晶体管及电容数量，电路结构简单，故版图设计占用空间较少，有利于实现显示面板的边框窄化设计。且电路工作的各个阶段均有可靠的控制，不存在“悬空”状态，有利于信号稳定输出。
以上所述的实施方式，并不构成对该技术方案保护范围的限定。任何在上述实施方式的精神和原则之内所作的修改、等同替换和改进等，均应包含在该技术方案的保护范围之内。
Claims (8)
1.一种移位寄存器电路，其特征在于，所述移位寄存器电路由移位寄存器单元电路级联组成，所述移位寄存器单元电路由6个P沟道薄膜晶体管(M1～M6)和两个电容(C1～C2)组成，其中，
第1薄膜晶体管(M1)栅极连接A节点，第一源极/漏极连接第二时钟信号，第二源极/漏极连接输出端口；
第2薄膜晶体管(M2)栅极连接B节点，第一源极/漏极连接输出端口，第二源极/漏极连接VGH；
第3薄膜晶体管(M3)栅极连接第一时钟信号，第一源极/漏极连接B节点，第二源极/漏极连接VGL；
第4薄膜晶体管(M4)栅极连接第二时钟信号，第一源极/漏极连接A节点，第二源极/漏极连接输出端口；
第5薄膜晶体管(M5)栅极连接第一时钟信号，第一源极/漏极连接信号输入端口，第二源极/漏极连接A节点；
第6薄膜晶体管(M6)栅极连接A节点，第一源极/漏极连接信号输入端口或第一时钟信号，第二源极/漏极连接B节点；
电容C1第一节点连接A节点，第二节点连接输出端口；
电容C2第一节点连接B节点，第二节点连接VGH。
2.如权利要求1所述的一种移位寄存器电路，其特征在于，所述第一时钟信号和第二时钟信号的时钟频率和时钟周期均一致。
3.如权利要求2所述的一种移位寄存器电路，其特征在于，所述第一时钟信号和第二时钟信号最多只有一个时钟信号输出低电平，第一时钟信号和第二时钟信号的高电平为VGH、低电平为VGL。
4.如权利要求3所述的一种移位寄存器电路，其特征在于，所述第一时钟信号和第二时钟信号的波形为CK或CKB。
5.如权利要求4所述的一种移位寄存器电路，其特征在于，所述第1薄膜晶体管(M1)的上宽长比W/L最大。
6.如权利要求5所述的一种移位寄存器电路，其特征在于，所述第4薄膜晶体管(M4)、第5薄膜晶体管(M5)、第6薄膜晶体管(M6)为双栅结构。
7.如权利要求1-6任一所述的一种移位寄存器电路，其特征在于，所述移位寄存器单元电路级联组成所述移位寄存器电路时，前一级的输出端口连接后一级的输入端口，第一级的第一时钟信号波形为CK，第二时钟信号波形为CKB；第二级的第一时钟信号波形为CKB，第二时钟信号波形为CK；第三级的第一时钟信号和第二时钟信号波形与第一级相同，第四级的第一时钟信号和第二时钟信号波形与第二级相同，每两级循环一次，依次类推。
8.如权利要求7所述的一种移位寄存器电路，其特征在于，所述移位寄存器单元电路中采用N沟道薄膜晶体管，同时VGH与VGL端口互换。
Priority Applications (1)
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| CN201720491892.9U CN206697217U (zh) | 2017-05-05 | 2017-05-05 | 一种移位寄存器电路 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962175A (zh) * | 2018-08-06 | 2018-12-07 | 深圳市华星光电技术有限公司 | Goa电路 |
| WO2021203422A1 (zh) * | 2020-04-10 | 2021-10-14 | 京东方科技集团股份有限公司 | 显示基板及其制作方法、显示装置 |
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2017
- 2017-05-05 CN CN201720491892.9U patent/CN206697217U/zh active Active
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