CN205540113U - 用于在微控制器单元和主处理器之间通信的电子设备 - Google Patents
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Abstract
本实用新型涉及用于在微控制器单元和主处理器之间通信的电子设备。一种电子设备可包括：均可在活动状态和非活动状态之间切换的系统时钟、串行外围接口(SPI)时钟和主接口，耦合至系统时钟的串行控制器以及存储器。从属控制器可基于来自主处理器的事务请求而生成请求活动信号并且致使系统时钟、SPI时钟和主接口中的每个进入活动状态，将请求数据存储在存储器中，并且基于被存储的请求数据将主接口切换至非活动状态。串行桥控制器可基于请求活动信号处理请求，以及基于被处理的请求生成请求完成信号。从属控制器可基于请求完成信号而将系统时钟切换至非活动状态。SPI时钟可基于请求完成信号而被切换至非活动状态。
Description
技术领域
本实用新型涉及电子领域，更特别地涉及串行外围接口(SPI)通信设备。
背景技术
处理器可通过接口或总线与外围设备通信。例如，主处理器可通过外围设备接口总线与基于微控制器的设备通信。外围接口总线的示例是串行外围接口(SPI)总线。SPI总线是用于较短距离通信的同步串行通信设备。例如，SPI总线可以用于与传感器、存储卡、和/或嵌入系统通信。
然而，在一些应用中，例如对于成组数据(burst data)，使用SPI总线，数据传送控制可能变得越来越困难。此外，由于可能包括SPI设备的更多的电子设备是便携式并且例如由电池供电，电子设备的功率消耗可能特别受关注。
实用新型内容
本实用新型的实施例旨在提供一种能够至少部分地解决上述背景技术中所存在的不足的电子设备，例如能够高效地通信和降低功率消耗。
一种用于在微控制器单元(MCU)和主处理器之间通信的电子设备可包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；和串行外围接口(SPI)时钟，被配置成能在活动状态和非活动状态之间切换。电子设备还可包括串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；和主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换。SPI从属控制器可被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟。SPI从属控制器被配置成：基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，基于所述请求活动信号，将对应于来自所述主处理器到所述MCU的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态。所述串行桥控制器可被配置成：基于所述请求活动信号处理用于所述事务的请求，以及基于被处理的用于所述事务的请求生成请求完成信号。所述SPI从属控制器可被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态。所述SPI时钟可基于所述请求完成信号而被切换至所述非活动状态。因此，电子设备可例如通过减小功率消耗并且提供对在主设备和MCU之间的通信效率的增强管理而增大使用SPI总线的通信效率。
时钟可例如基于没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活动状态。所述串行桥控制器可包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。
串行桥控制器可包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。所述延迟电路装置可例如包括系统时钟分频器和与其耦合的延迟计数器。所述系统时钟分频器可例如包括X分频(divide by X)系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。所述延迟电路装置可被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。
所述SPI从属控制器可包括耦合在一起的多个时序逻辑电路。所述串行桥控制器可被配置成例如基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求。
一种用于在微控制器单元和主处理器之间通信的电子设备可包括：系统时钟，被配置成能在活动状态和非活动状态之间切换；SPI时钟，被配置成能在活动状态和非活动状态之间切换；串行桥控制器，被耦合至所述系统时钟；串行总线存储器，被耦合至所述SPI时钟；主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟，并且被配置成基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，基于所述请求活动信号，将对应于来自所述主处理器到所述微控制器单元的用于所述事务的请求的数据存储在所述串行总线存储器中，以及基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态；所述串行桥控制器被配置成：基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求，基于被处理的用于所述事务的请求生成请求完成信号，以及处理用于所述事务的请求；所述SPI从属控制器被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态；所述SPI时钟基于所述请求完成信号并且没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活动状态。
所述串行桥控制器包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。
所述串行桥控制器包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。
所述延迟电路装置包括系统时钟分频器和与其耦合的延迟计数器。
所述系统时钟分频器包括X分频系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。
所述延迟电路装置被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。
所述SPI从属控制器包括耦合在一起的多个时序逻辑电路。
本实用新型的实施例所提供的电子设备可例如通过减小功率消耗并且提供对在主设备和MCU之间的通信效率的增强管理而增大使用SPI总线的通信效率。
附图说明
图1是根据本实用新型的实施例的电子设备的示意框图。
图2是图1的SPI从属控制器的一部分的示意性电路图。
图3是图1的串行桥控制器的一部分的示意性电路图。
图4是图1的串行桥控制器的另一部分的示意性电路图。
图5是图1的串行桥控制器的另一部分的示意性电路图。
具体实施方式
现在下面将参照附图更全面的说明本实用新型，其中示出本实用新型的优选实施例。然而，本实用新型可以实现成多种形式，并且不应当解释为限制为这里所述的实施例。反而，这些实施例被提供使得本公开可以更透彻和完整，并且将本实用新型的范围全面地传递给本领域的普通技术人员。贯穿其中相似的附图标记表示相似的元件。
首先参照图1，用于在微控制器单元(MCU)40和主处理器70之间通信的电子设备10图示性地包括被配置成可在活动状态和非活动状态之间切换的系统时钟11和也被配置成可在活动状态和非活动状态之间切换的串行外围接口(SPI)时钟12。系统时钟11在没有活动时是断开或关闭的，如本领域的普通技术人员所理解的并且如下将进一步说明的。
电子设备10还包括耦合至系统时钟11的串行桥控制器20。串行总线存储器15、例如串行总线寄存器被耦合至SPI时钟12。
主串行接口80被耦合至串行总线存储器15。主串行接口80被配置成可以在活动状态和非活动状态之间切换。
电子设备10还包括耦合至串行总线存储器15、主串行接口80和SPI时钟12的SPI从属控制器100。SPI从属控制器被配置成基于来自主处理器70的用于事务的请求而生成请求活动信号。请求活动信号导致系统时钟11、SPI时钟12和主串行接口80中的每个进入活动状态。SPI从属控制器还被配置成基于请求活动信号将对应于来自来自主处理器70到MCU 40的用于事务的请求的数据存储到串行总线存储器15中，并且基于对应于被存储的用于事务的请求的数据将主串行接口80切换至非活动状态。
串行桥控制器20被配置成基于请求活动信号处理用于事务的请求，并且基于被处理的用于事务的请求而生成请求完成信号。
SPI从属控制器100被配置成基于请求完成信号将系统时钟11切换成非活动状态。SPI时钟12还基于请求完成信号被切换成非活动状态。
图示性地，串行桥控制器20通过存储器接口30与MCU 40对接，存储器接口30被耦合至MCU、存储器50和控制和状态电路装置60。MCU 40可以例如是8051MCU。存储器50在一个示例性实施例中可以包括多个存储器或存储块，包括12KB EEPROM、32KB ROM和256字节DPRAM。当然，存储器50可以包括其他和/或附加的存储器或存储块。控制和状态电路装置60可以包括模拟-数字转换器(ADC)电路装置，包括控制、状态和ADC转换结果数据。
SPI从属控制器100和串行总线存储器15基于SPI时钟12操作。其余块基于系统时钟11操作。系统时钟11在没有活动时关闭。
如将在下面进一步详细说明的，如果主处理器70例如不发起SPI事务，则主串行接口80是空闲或非活动，SPI时钟12非活动，并且系统时钟11也是非活动。这可以减小功率消耗。
现在附加地参考图2，现在将说明电子设备10的不同部件及其操作。当主处理器70发起SPI事务时，csz_i(芯片选择，低电平有效)是低，csz_i异步地设置时序逻辑电路的输出，特别是将触发器101的输出(wakeup_clk_d1)和触发器102的输出(wakeup_clk_d2)设置成1。触发器102的输出被连接至两个输入OR门104的输入。OR门104的输出(ser_osc_en)被用于从SPI总线异步地唤醒系统时钟11，以允许处理主处理器请求。
当主处理器70发起SPI事务时，将请求信息成组写入(burst write)串行总线存储器15，用于递送。特别地，针对来自主处理器70的写请求，串行总线存储器地址00h利用系统地址位15-8写入，并且地址01h利用系统地址位7-0写入，命令寄存器(地址＝02h)利用读或写请求指示、存储器或寄存器访问、和传送字节计数数据来写入，并且地址03h-06h利用被加载到写数据缓冲中的写数据来写入。针对来自主处理器70读请求的读请求，串行总线存储器地址00h-02h利用系统地址和命令寄存器数据来写入。
当主处理器70写入命令寄存器(地址＝02h)时，reg位(命令寄存器的位3)被设置成1。在写入到命令寄存器循环处，acc_req＝1，acc_ct1_wr＝1，并且spi_clk(SPI时钟12)的上升沿将触发器106的输出req设置成1。Req是两个输入AND门116中的一个输入。AND门116的输出req_act也用于将系统时钟11维持在启动状态(即运行)中。Req_act对应于主处理器请求阶段是否活动。Req_act被spi_wr_pend(即，触发器108的输出)临时地禁用。当主处理器70结束写入至命令寄存器时，将req设置成1，并且将触发器108的输出spi_wr_pend设置成1。spi_wr_pend用于禁止使req_act变成或设置成1。当spi_wr_pend是1时，通过反相器114被反相成0，所以AND门116输出的输出是0。spi_wr_pend对应于SPI写操作是否在处理中并且尚未完成，使得req_act仍未设置成1。
当主处理器70完成写操作以递送请求信息时，释放芯片选择(csz_i)至1。当csz_i是1时，反相器112的输出异步地将触发器108的输出spi_wr_pend重置为0。当spi_wr_pend是0时，反相器114输出是1，并且AND门115的输出req_act被设置成1。Req_act被发送至串行桥控制器20，以发起到系统时钟11的请求阶段。
当主处理器70在递送请求数据后结束SPI事务时，csz_i变高(非活动)。当OR门104的输出ser_osc_en是1时，系统时钟11被启动。当系统时钟11运行或活动时，时间存在一定延迟，系统时钟11(sys_clk和sys_clk_ana_i)(例如4MHz时钟，可以是系统时钟的频率)和clk32K(例如，下分32KHz时钟)两者活动或运行。
当完成以递送存储器或寄存器读或写请求的写事务时，csz_i变高，并且主串行接口80变成空闲状态。在两个clk32K(32KHz时钟)循环之后，触发器102的输出wakup_clk_d2是0，并且禁止其振荡器启动功能。OR门104的输出ser_ocs_en(串行总线振荡器时钟启动)仍是1(活动)，因为req_act是1。
当req_act被设置成1时，主处理器70将存储器或寄存器读或写请求发送至串行桥控制器20。串行桥控制器20处理请求。在完成请求之后，串行桥控制器20针对一个sys_clk周期将req_done(请求完成)设置成1。当req_done是1时，串行桥控制器20通过反相器110将触发器106的输出req异步重置成0。当req是0时，AND门116的输出req_act是0。req_act是0，使得OR门104的输出ser_osc_en设置成0。ser_osc_en是0，使在四个clk32K(32KHz时钟)时钟周期延迟之后关闭系统时钟11。
存在同步器逻辑使得触发器106的输出req与SPI时钟12同步。同步经历触发器118和触发器120。触发器120的输出req_d2是SPI总线req读取值。主处理器70读取命令寄存器(串行总线寄存器地址＝02h)位3(req)。如果req读取值是0，则完成请求。如果主处理器70发送读请求，读取数据被存储在rd_buf1-rd_buf4中。
串行桥控制器20包括延迟电路装置90，其包括系统时钟分频器220和与其耦合的延迟计数器222。系统时钟分频器220可以是X分频系统时钟分频器，其中X是按照系统时钟周期将系统时钟11切换至非活动状态的延迟，如下面将进一步详细说明的。
现在附加地参考图3，延迟逻辑或电路装置90将时钟驱动至其他数字电路，直到系统时钟频率是稳定的为止。在禁用系统时钟之后，针对四个32KHz的时钟周期，延迟电路装置90延迟关闭系统时钟11。
Ser_osc_en是OR门201的一个输入。Osc_pwr是来自控制和状态电路装置60的位。主处理器70可以通过主串行接口80写入至osc_pwr，以将其设置成1或0。当ocs_pwr被设置成1时，振荡器时钟11启动。当osc_pwr被清至0时，如果ser_osc_en是0，则振荡器时钟11禁用。
当或者ser_osc_en或者osc_pwr是1时，OR门201输出osc_en是1，并且异步地将触发器204、206、208、210通过反相器202设置成1。触发器210的输出osc_pwr_ana_o被设置成1，并且启动系统时钟11。系统时钟输出被命名为sys_clk_ana_i，其为4MHz时钟。sys_clk_ana_i是驱动时钟分频器(1/125)220的时钟，其用125来分频4MHz时钟，以生成命名为clk32K_raw的32KHz时钟。clk32K_raw被用于计时延迟计数器222。在计数＝732KHz时钟周期之后，clk_en(时钟输出启动)被设置成1。当clk_en是1时，反相器224输出是0，并且clk32K_raw经过OR门226clk32K。clk32K被用于驱动使用32KHz时钟的其他数字电路。
Clk_en与触发器212、214同步以在2个sys_clk_ana_i时钟周期之后，将sys_clk_en2(系统时钟输出启动)设置成1。当sys_clk_en2是1时，反相器216输出是0，并且允许sys_clk_ana_i通过OR门218输出sys_clk。Sys_clk是4MHz系统时钟，并且clk32K是下分频32KHz时钟。Sys_clk和clk32K两者被用在串行总线存储器15和SPI从属控制器100之外的系统数字电路中。
当ser_osc_en和osc_pwr是0时，osc_en是0，并且在4个clk32K_raw时钟周期之后，触发器210的输出osc_pwr_ana_o是0。当osc_pwr_ana_o是0时，系统时钟11关闭，并且sys_clk_ana_i停止运行。
在系统时钟11关闭之前的一个32-KHz时钟周期，osc_en_d3被设置成0，其异步地将clk_en重置成0。当clk_en是0时，clk32K停止运行并且保持高。当clk_en是0时，在两个sys_clk_ana_i时钟周期之后通过同步触发器212、214，sys_clk(4MHz时钟)停止运行并且保持高。当系统时钟11sys_clk_ana_i不需要时，其被关闭以节省功率。
现在参考图4，说明用于串行桥控制器20的接口信号。串行桥控制器20是与串行总线存储器15和存储器接口30通信的桥控制器。
串行桥控制器20从提供请求信息的串行总线存储器15接收请求命令。Acc_adr16是16位存储器50或者控制和状态电路装置60访问地址。Acc_ctl2是2位访问控制，其被定义为16位或8位地址或EEPROM存储器访问或EEPROM测试寄存器访问。如果R_wz是1，则是读请求。如果R_wz是0，则是写请求。Byte_cnt3被用于指示数据传输字节计数。支持高达4字节的数据传输。构成串行总线存储器15的寄存器包括4字节写数据缓冲，并且串行桥控制器20包括4字节读数据缓冲。当req_act是1时，指示来自串行总线存储器15的新请求。
在串行桥控制器20完成请求后，针对1个sys_clk(4MHz)时钟周期，req_done被设置成1。Req_done用于异步地将req_act清至0，使得主处理器70通过读取命令寄存器的req位(位3)来检查请求是否完成。主处理器req读取值被从作为同步器输出的req_d2表示。如果req_d2是0，则串行桥控制器完成请求。如果req_d2是1，则串行桥控制器仍在处理中。Spi_clk是SPI时钟12。当主串行接口80空闲时，spi_clk停止。Wr_buf1_data8、wr_buf2_data8、wr_buf3_data8和wr_buf4_data8是来自串行总线存储器15的4字节写数据缓冲。Rd_buf1_data8、rd_buf2_data8、rd_buf3_data8和rd_buf4_data8是来自串行桥控制器20的4字节读数据缓冲。
串行桥控制器20创建控制和数据信号，以与存储器接口30通信。存储器接口30基于4MHz时钟(sys_clk)运行。串行桥控制器20和8051MCU 40两者可以发起存储器50或CSR电路装置60访问，并且存储器接口30处理仲裁。Bridge_adr16是到存储器接口30的16位地址。Bridge_rdz是低电平有效读请求。Bridge_wrz是低电平有效写请求。Bridge_rd_data8是来自存储器接口30的8位数据读取。Brdige_wr_data8是到存储器接口30的8位数据写入。存储器接口30与8051 MCU 40、存储器50和CSR(控制和状态)电路装置60通信。8051 MCU 40、存储器50和CSR电路装置60以4MHz时钟(sys_clk)运行。
现在附加地参考图5，说明在串行桥控制器20中的握手方案。串行桥控制器状态机236处理主请求处理。来自串行总线存储器15的req_act通过触发器230、232同步至sys_clk域。当req_act_d2是1时，串行桥控制器状态机开始处理主请求。在完成主请求之后，针对一个sys_clk时钟周期，req_done_n被设置成1。Req_done_n通过触发器234由sys_clk登记。在req_done_1是1之后，针对一个sys_clk周期，触发器234的输出req_done被设置成1。利用触发器登记req_done_n的原因是创建较清洁的异步重置信号以将req清至0。Req是触发器106的Q输出。
方法方面涉及在微控制器单元(MCU)40和主处理器70之间通信的方法。方法包括，基于来自主处理器70的用于事务的请求，使用耦合至串行总线存储器15、主串行接口80、和(耦合至串行总线存储器的)SPI时钟的串行外围接口(SPI)从属控制器100来生成请求活动信号。请求活动信号指示耦合至串行桥控制器20的系统时钟11、SPI时钟12和主串行接口80中的每一个进入活动状态。SPI从属控制器100被用于基于请求活动信号而将来自主存储器到MCU 40的用于事务的请求的数据存储在串行总线存储器15中，并且基于对应于被存储的用于事务的请求的数据将主串行接口80切换至非活动状态。串行桥控制器20被用于基于请求活动信号来处理用于事务的请求，并且基于被处理的用于事务的请求来生成请求完成信号。SPI从属控制器100还用于基于请求完成信号将系统时钟11切换成非活动状态。SPI时钟12基于请求完成信号被切换至非活动状态。
获益于前面的说明和相关的附图，本领域的普通技术人员将想到本实用新型的很多变型和其他实施例。因此，应当理解，本实用新型不限于所公开的特定实施例，变型和实施例旨在包含在所附的权利要求的范围内。
Claims (16)
1.一种用于在微控制器单元和主处理器之间通信的电子设备，其特征在于，所述电子设备包括：
系统时钟，被配置成能在活动状态和非活动状态之间切换；
SPI时钟，被配置成能在活动状态和非活动状态之间切换；
串行桥控制器，被耦合至所述系统时钟；
串行总线存储器，被耦合至所述SPI时钟；
主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及
SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟，并且被配置成
基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，
基于所述请求活动信号，将对应于来自所述主处理器到所述微控制器单元的用于所述事务的请求的数据存储在所述串行总线存储器中，以及
基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态；
所述串行桥控制器被配置成：
基于所述请求活动信号处理用于所述事务的请求，以及
基于被处理的用于所述事务的请求生成请求完成信号；
所述SPI从属控制器被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态；
所述SPI时钟基于所述请求完成信号而被切换至所述非活动状态。
2.根据权利要求1所述的电子设备，其特征在于，所述SPI时钟基于没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活动状态。
3.根据权利要求1所述的电子设备，其特征在于，所述串行桥控制器包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。
4.根据权利要求1所述的电子设备，其特征在于，所述串行桥控制器包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。
5.根据权利要求4所述的电子设备，其特征在于，所述延迟电路装置包括系统时钟分频器和与其耦合的延迟计数器。
6.根据权利要求5所述的电子设备，其特征在于，所述系统时钟分频器包括X分频系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。
7.根据权利要求4所述的电子设备，其特征在于，所述延迟电路装置被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。
8.根据权利要求1所述的电子设备，其特征在于，所述SPI从属控制器包括耦合在一起的多个时序逻辑电路。
9.根据权利要求1所述的电子设备，其特征在于，所述串行桥控制器被配置成基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求。
10.一种用于在微控制器单元和主处理器之间通信的电子设备，其特征在于，所述电子设备包括：
系统时钟，被配置成能在活动状态和非活动状态之间切换；
SPI时钟，被配置成能在活动状态和非活动状态之间切换；
串行桥控制器，被耦合至所述系统时钟；
串行总线存储器，被耦合至所述SPI时钟；
主串行接口，被耦合至所述串行总线存储器并且被配置成能在活动状态和非活动状态之间切换；以及
SPI从属控制器，被耦合至所述串行总线存储器、所述主串行接口和所述SPI时钟，并且被配置成
基于来自所述主处理器的用于事务的请求而生成请求活动信号，所述请求活动信号致使所述系统时钟、所述SPI时钟和所述主串行接口中的每个进入所述活动状态，
基于所述请求活动信号，将对应于来自所述主处理器到所述微控制器单元的用于所述事务的请求的数据存储在所述串行总线存储器中，以及
基于对应于被存储的用于所述事务的请求的数据将所述主串行接口切换至所述非活动状态；
所述串行桥控制器被配置成：
基于读取来自所述串行总线存储器的用于所述事务的请求而处理用于所述事务的请求，
基于被处理的用于所述事务的请求生成请求完成信号，以及
处理用于所述事务的请求；
所述SPI从属控制器被配置成基于所述请求完成信号而将所述系统时钟切换至所述非活动状态；
所述SPI时钟基于所述请求完成信号并且没有来自所述主处理器的用于事务的进一步请求而被切换至所述非活动状态。
11.根据权利要求10所述的电子设备，其特征在于，所述串行桥控制器包括耦合在一起的多个时序逻辑电路并且被配置成基于所述请求活动信号和所述系统时钟而生成所述请求完成信号。
12.根据权利要求10所述的电子设备，其特征在于，所述串行桥控制器包括延迟电路装置，被配置成与所述SPI从属控制器协作以延迟将所述系统时钟切换至所述非活动状态。
13.根据权利要求12所述的电子设备，其特征在于，所述延迟电路装置包括系统时钟分频器和与其耦合的延迟计数器。
14.根据权利要求13所述的电子设备，其特征在于，所述系统时钟分频器包括X分频系统时钟分频器，其中X是按照系统时钟周期将系统时钟切换至非活动状态的延迟。
15.根据权利要求12所述的电子设备，其特征在于，所述延迟电路装置被配置成以大于所述系统时钟的两个时钟周期的延迟来延迟将所述系统时钟切换至所述非活动状态。
16.根据权利要求10所述的电子设备，其特征在于，所述SPI从属控制器包括耦合在一起的多个时序逻辑电路。
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