CN205016523U - 一种静电保护电路及集成电路 - Google Patents
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Abstract
本实用新型涉及一种静电保护电路及集成电路，其中该静电保护电路包括：衬底；自衬底的上表面向下延伸而成的第一有源区；自衬底的上表面向下延伸而成且与第一有源区间隔设置的第二有源区；形成于衬底的上表面上且位于第一有源区和第二有源区之间的栅极氧化层；形成于栅极氧化层至上的栅极；自衬底的上表面向下延伸而成的衬底接触区；和自衬底的上表面向下延伸而成的阱区，阱区的上部分与第一有源区和/或第二有源区部分重叠，阱区的下部分自第一有源区和/或第二有源区的下表面继续向下延伸。本实用新型通过增加阱区来增加第一有源区和/或第二有源区纵向界面的面积，从而增强第一有源区和/或第二有源区静电电流泄放能力。
Description
技术领域
本实用新型涉及集成电路的静电泄放技术，特别涉及一种静电保护电路及集成电路。
背景技术
图1为现有技术的静电泄放电路实现方式公开了一种静电保护电路。如图1所示，该静电保护电路的放电保护方法，其为两端器件。第一连接端被连接至芯片的地管脚VSS，第二连接端被连接被保护的芯片管脚PAD。当被保护的芯片管脚PAD上耦合正静电信号(电压比地管脚高)，通过反向击穿由第二有源区N+与衬底P-Sub之间形成的反向二极管，然后触发由第二有源区N+、第一有源区N+和衬底P-Sub组成的第一寄生三极管；当保护的芯片管脚PAD上耦合负静电信号(电压比地管脚低)，静电通过衬底P-Sub与第二有源区N+之间的第一寄生二极管正向导通而泄放静电。这样实现相同静电泄放能力，所需芯片面积较大。
在较小的芯片面积实现更高的静电抵抗能力可以带来两个优点：第一、面积越小意味着寄生电容越小，对于一些需要低电容的应用中可以提高芯片性能，例如一些射频电路中需要较小的寄生电容，可以减小功率损耗和改善射频通信质量；又例如触摸电容检测和电容型指纹识别电路中也希望寄生电容小，以提高电容检测精度。第二、减少静电泄放电路的面积，有助于减小整个芯片面积和节省芯片成本。
因此，如何减小芯片面积来获得较强的静电保护效果，便成为目前业界急待处理的技术问题。
实用新型内容
鉴于上述现有技术的静电保护电路存在的不足，本实用新型提供了一种静电保护电路，该静电保护电路以较小的芯片面积实现更高的静电泄放能量，以达到增强静电保护的效果。
为了达到上述目的，一方面，本实用新型提供了一种静电保护电路，该电路包括：
衬底；自衬底的上表面向下延伸而成的第一有源区；自衬底的上表面向下延伸而成且与第一有源区间隔设置的第二有源区；形成于衬底的上表面上且位于第一有源区和第二有源区之间的栅极氧化层；形成于栅极氧化层至上的栅极；自衬底的上表面向下延伸而成的衬底接触区；和自衬底的上表面向下延伸而成的阱区，阱区的上部分与第一有源区和/或第二有源区部分重叠，阱区的下部分自第一有源区和/或第二有源区的下表面继续向下延伸。
优选地，阱区的深度大于或等于第一有源区的深度的两倍和/或第二有源区的深度的两倍。
优选地，阱区的宽度小于第一有源区的宽度和/或第二有源区的宽度，第一有源区和/或第二有源区的两侧未与阱区的上部分重叠，而只是第一有源区和/或第二有源区的中部区域与阱区的上部分重叠。
优选地，阱区的掺杂浓度低于第一有源区和/或第二有源区的掺杂浓度。
优选地，阱区、第一有源区和第二有源区为N型掺杂；衬底和衬底接触区为P型掺杂。
优选地，栅极、衬底接触区和第一有源区与第一连接端相连，第二有源区与第二连接端相连。
优选地，第一连接端被连接至被保护的芯片的地管脚；第二连接端被连接至被保护的芯片管脚。
另一方面，本实用新型提供了一种集成电路，该集成电路包括上述静电保护电路和被保护的芯片。
本实用新型通过在静电保护电路增加阱区来增加第一有源区和/或第二有源区纵向界面的面积，从而增强对被保护芯片的地管脚的第一有源区和/或第二有源区静电电流泄放能力。
附图说明
图1为现有技术的静电泄放电路的结构示意图；
图2为本实用新型实施例提供的一种集成电路的结构示意图；
图3为本实用新型实施例提供了一种静电保护电路的结构示意图；
图4为本实用新型实施例提供了另一种静电保护电路的结构示意图；
图5为本实用新型实施例提供了又一种静电保护电路的结构示意图。
具体实施方式
以下通过具体的事例说明本实用新型的实施方式，所属领域的普通技术人员可有本说明书所揭示的内容轻易地了解本实用新型的优点与功效。
本实用新型的实施例通过在静电保护电路增加阱区来增加第一有源区和/或第二有源区纵向界面的面积，从而增强对被保护芯片的地管脚的第一有源区和/或第二有源区静电电流泄放能力。
图2为本实用新型实施例提供的一种集成电路结构示意图。如图2所示，该集成电路包括静电保护电路和被保护的芯片，其中静电保护电路的第一连接端与被保护的芯片的地管脚VSS连接，第二连接端与被保护的芯片管脚PAD连接，上述静电保护电路的结构如图3至图5所示。
本实用新型实施例通过在被保护的芯片外增加静电保护电路，从而增强了被保护芯片的泄放能力。
图3为本实用新型的增强型静电保护电路的一实施例的结构示意图。如图3所示，该电路包括：衬底P-Sub；自衬底P-Sub的上表面向下延伸而成的第一有源区N+；自衬底P-Sub的上表面向下延伸而成且与第一有源区N+间隔设置的第二有源区N+；形成于衬底P-Sub的上表面上且位于第一有源区N+和第二有源区N+之间的栅极氧化层；形成于栅极氧化层至上的栅极；自衬底P-Sub的上表面向下延伸而成的衬底接触区P+，和自衬底P-Sub的上表面向下延伸而成的阱区NWelL，阱区NWelL的上部分与第二有源区N+部分重叠，NWelL阱区的下部分自第二有源区N+的下表面继续向下延伸。
作为本实用新型实施例的一种改进，阱区NWelL的深度等于第二有源区N+的深度的两倍。阱区NWelL的宽度小于第二有源区N+的宽度，第二有源区N+的两侧未与阱区NWelL的上部分重叠，而只是第二有源区N+的中部区域与阱区NWelL的上部分重叠。阱区NWelL的掺杂浓度低于第二有源区N+的掺杂浓度。阱区NWelL、第一有源区N+和第二有源区N+为N型掺杂；衬底P-Sub和衬底接触区P+为P型掺杂。
栅极、衬底接触区P+和第一有源区N+与第一连接端相连，第二有源区N+与第二连接端相连。第一连接端被连接至被保护的芯片的地管脚VSS；第二连接端被连接至被保护的芯片管脚PAD。
第二有源区N+与衬底P-Sub之间形成反向二极管。第二有源区N+、第一有源区N+和衬底P-Sub组成的第一寄生三极管。与第二有源区N+部分重合的阱区NWell、第一有源区N+和衬底P-Sub组成的第四寄生三极管。衬底P-Sub与第二有源区N+之间形成第一寄生二极管。衬底P-Sub与第二有源区N+部分重合的阱区NWell之间形成的第二寄生二极管。
当被保护的芯片管脚PAD耦合正静电信号时，被保护的芯片管脚PAD的电位高于被保护的芯片地管脚VSS的零电位，通过反向击穿反相二极管，然后触发第一寄生三极管和第四寄生三极管，形成静电通路；当被保护的芯片管脚PAD耦合负静电信号时，被保护的芯片管脚PAD的电位低于被保护的芯片地管脚VSS的零电位，此时静电通过第一寄生二极管和第二寄生二极管泄放静电，形成静电泄放。
本实用新型实施例通过在静电保护电路增加阱区来增加第二有源区纵向界面的面积，从而增强对被保护芯片的地管脚的第二有源区静电电流泄放能力。
图4为本实用新型的增强型静电保护电路的另一实施例的结构示意图，如图4所示，该电路包括：衬底P-Sub；自衬底P-Sub的上表面向下延伸而成的第一有源区N+；自衬底P-Sub的上表面向下延伸而成且与第一有源区N+间隔设置的第二有源区N+；形成于衬底P-Sub的上表面上且位于第一有源区N+和第二有源区N+之间的栅极氧化层；形成于栅极氧化层至上的栅极；自衬底P-Sub的上表面向下延伸而成的衬底接触区P+；和自衬底P-Sub的上表面向下延伸而成的阱区NWelL，阱区NWelL的上部分与第一有源区N+部分重叠，NWelL阱区的下部分自第一有源区N+的下表面继续向下延伸。
作为本实用新型实施例的另一种改进，阱区NWelL的深度等于第一有源区N+的深度的两倍。阱区NWelL的宽度小于第一有源区N+的宽度，第一有源区N+的两侧未与阱区NWelL的上部分重叠，而只是第一有源区N+的中部区域与阱区NWelL的上部分重叠。阱区NWelL的掺杂浓度低于第一有源区N+的掺杂浓度。阱区NWelL、第一有源区N+和第二有源区N+为N型掺杂；衬底P-Sub和衬底接触区P+为P型掺杂。
栅极S、衬底接触区P+和第一有源区N+与第一连接端相连，第二有源区N+与第二连接端相连。第一连接端被连接至被保护的芯片的地管脚VSS；第二连接端被连接至被保护的芯片管脚PAD。
第二有源区N+与衬底P-Sub之间形成反向二极管。第二有源区N+、第一有源区N+和衬底P-Sub组成第一寄生三极管。第二有源区N+、与第一有源区N+部分重合阱区NWell和衬底P-Sub组成的第二寄生三极管。衬底P-Sub与第二有源区N+之间形成第一寄生二极管。
当被保护的芯片管脚PAD耦合正静电信号时，被保护的芯片管脚PAD的电位高于被保护的芯片地管脚VSS的零电位，通过反向击穿反相二极管，然后触发第一寄生三极管和第二寄生三极管，形成静电通路；当被保护的芯片管脚PAD耦合负静电信号时，被保护的芯片管脚PAD的电位低于被保护的芯片地管脚VSS的零电位，此时静电通过第一寄生二极管，形成静电泄放。
本实用新型实施例通过在静电保护电路增加阱区来增加第一有源区纵向界面的面积，从而增强对被保护芯片的地管脚的第一有源区静电电流泄放能力。
图5为本实用新型的增强型静电保护电路的又一实施例的结构示意图，如图5所示，该电路包括：衬底P-Sub；自衬底P-Sub的上表面向下延伸而成的第一有源区N+；自衬底P-Sub的上表面向下延伸而成且与第一有源区N+间隔设置的第二有源区N+；形成于衬底P-Sub的上表面上且位于第一有源区N+和第二有源区N+之间的栅极氧化层；形成于栅极氧化层至上的栅极；自衬底P-Sub的上表面向下延伸而成的衬底接触区P+；和自衬底P-Sub的上表面向下延伸而成的阱区NWelL，阱区NWelL的上部分与第一有源区N+和第二有源区N+部分重叠，NWelL阱区的下部分自第一有源区N+和第二有源区N+的下表面继续向下延伸。
作为本实用新型实施例的又一种改进，阱区NWelL的深度等于第一有源区N+的深度和第二有源区N+的深度的两倍。阱区NWelL的宽度小于第一有源区N+和第二有源区N+的宽度，第一有源区N+和第二有源区N+的两侧未与阱区NWelL的上部分重叠，而只是第一有源区N+和第二有源区N+的中部区域与阱区NWelL的上部分重叠。阱区NWelL的掺杂浓度低于第一有源区N+和第二有源区N+的掺杂浓度。阱区NWelL、第一有源区N+和第二有源区N+为N型掺杂；衬底P-Sub和衬底接触区P+为P型掺杂。
栅极、衬底接触区P+和第一有源区N+与第一连接端相连，第二有源区N+与第二连接端相连。第一连接端被连接至被保护的芯片的地管脚VSS；第二连接端被连接至被保护的芯片管脚PAD。
第二有源区N+与衬底P-Sub之间形成反向二极管。第二有源区N+、第一有源区N+和衬底P-Sub组成的第一寄生三极管。第二有源区N+、与第一有源区N+部分重合的阱区NWell和衬底P-Sub组成第二寄生三极管。与第二有源区N+部分重合的阱区NWell、与第一有源区N+部分重合的阱区NWell和衬底P-Sub组成第三寄生三极管。与第二有源区N+部分重合的阱区NWell、第一有源区N+和衬底P-Sub组成第四寄生三极管。衬底P-Sub与第二有源区N+之间形成第一寄生二极管。衬底P-Sub与第二有源区N+部分重合的阱区NWell之间形成第二寄生二极管。
当被保护的芯片管脚PAD耦合正静电信号时，被保护的芯片管脚PAD的电位高于被保护的芯片地管脚VSS的零电位，通过反向击穿反相二极管，然后触发第一寄生三极管、第二寄生三极管、第三寄生三极管和第四寄生三极管，形成静电通路；当被保护的芯片管脚PAD耦合负静电信号时，被保护的芯片管脚PAD的电位低于被保护的芯片地管脚VSS的零电位，此时静电通过第一寄生二极管和第二寄生二极管泄放静电，形成静电泄放。
本实用新型实施例通过在静电保护电路增加阱区来增加第一有源区和第二有源区纵向界面的面积，从而增强对被保护芯片的地管脚的第一有源区和第二有源区静电电流泄放能力。
Claims (8)
1.一种静电保护电路，其特征在于，包括：
衬底；
自所述衬底的上表面向下延伸而成的第一有源区；
自所述衬底的上表面向下延伸而成且与所述第一有源区间隔设置的第二有源区；
形成于所述衬底的上表面上且位于所述第一有源区和所述第二有源区之间的栅极氧化层；
形成于所述栅极氧化层至上的栅极；
自所述衬底的上表面向下延伸而成的衬底接触区；和
自所述衬底的上表面向下延伸而成的阱区，所述阱区的上部分与所述第一有源区和/或第二有源区部分重叠，所述阱区的下部分自所述第一有源区和/或所述第二有源区的下表面继续向下延伸。
2.根据权利要求1所述的电路，其特征在于，所述阱区的深度大于或等于所述第一有源区的深度的两倍和/或所述第二有源区的深度的两倍。
3.根据权利要求1所述的电路，其特征在于，所述阱区的宽度小于所述第一有源区的宽度和/或所述第二有源区的宽度，所述第一有源区和/或所述第二有源区的两侧未与所述阱区的上部分重叠，而只是所述第一有源区和/或所述第二有源区的中部区域与所述阱区的上部分重叠。
4.根据权利要求1所述的电路，其特征在于，所述阱区的掺杂浓度低于所述第一有源区和/或所述第二有源区的掺杂浓度。
5.根据权利要求1、2、3或4所述的电路，其特征在于，所述阱区、所述第一有源区和所述第二有源区为N型掺杂；所述衬底和所述衬底接触区为P型掺杂。
6.根据权利要求1所述电路，其特征在于，所述栅极、所述衬底接触区和所述第一有源区与第一连接端相连，所述第二有源区与第二连接端相连。
7.根据权利要求6所述的电路，其特征在于，所述第一连接端被连接至被保护的芯片的地管脚；所述第二连接端被连接至被保护的芯片管脚。
8.一种集成电路，其特征在于，包括被保护的芯片以及如权利要求1-7任一所述的静电保护电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520674970.XU CN205016523U (zh) | 2015-09-01 | 2015-09-01 | 一种静电保护电路及集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201520674970.XU CN205016523U (zh) | 2015-09-01 | 2015-09-01 | 一种静电保护电路及集成电路 |
Publications (1)
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| CN205016523U true CN205016523U (zh) | 2016-02-03 |
Family
ID=55215111
Family Applications (1)
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| CN201520674970.XU Active CN205016523U (zh) | 2015-09-01 | 2015-09-01 | 一种静电保护电路及集成电路 |
Country Status (1)
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|---|---|
| CN (1) | CN205016523U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105118826A (zh) * | 2015-09-01 | 2015-12-02 | 无锡中星微电子有限公司 | 一种静电保护电路及集成电路 |
| CN113611744A (zh) * | 2021-07-07 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | 适用soi型的静电保护mos结构 |
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2015
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113611744A (zh) * | 2021-07-07 | 2021-11-05 | 上海华虹宏力半导体制造有限公司 | 适用soi型的静电保护mos结构 |
| CN113611744B (zh) * | 2021-07-07 | 2024-01-19 | 上海华虹宏力半导体制造有限公司 | 适用soi型的静电保护mos结构 |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |