CN203225250U - 一种基于外延技术的三维集成功率半导体 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 229920005591 polysilicon Polymers 0.000 claims description 18
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 17
- 238000011049 filling Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 13
- 238000000407 epitaxy Methods 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 92
- 238000005530 etching Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 20
- 238000002513 implantation Methods 0.000 description 19
- 238000000137 annealing Methods 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000035515 penetration Effects 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型公开了一种基于外延技术的三维集成功率半导体，集成的大功率器件是VDMOS，集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽，槽内为填充介质。本实用新型满足横向介质隔离、纵向结隔离，高集成度，低隔离岛之间漏电流。
Description
技术领域
本实用新型涉及一种基于硅外延技术，能够用于制造低损耗功率集成电路的三维集成功率半导体。
背景技术
集成功率半导体技术是实现半导体功率集成电路的基础和关键，这一技术的不断进步，推动着电子信息系统和电力电子系统不断往集成化、智能化、低功耗化、高稳定性和可靠性等方面发展。在单芯片集成的功率半导体技术中，前提条件是要具备良好的隔离结构，确保各器件之间的电绝缘；其关键是在于高、低压器件制作工艺的兼容性，只有工艺上相互兼容的器件集成到一起，才能保证各器件的性能满足应用要求，同时也尽可能降低生产成本；可集成的大功率器件是核心，不同类型的大功率器件决定了功率集成电路不同的应用领域。
当前集成功率半导体的主要技术是BCD(Bioplar，CMOS，DMOS)工艺，硅基厚外延高压BCD工艺占据着主要份额，在这种工艺中，器件之间主要是通过反偏PN结进行隔离，在经过必须的长时间高温过程后，隔离扩散会很大，并且反偏PN结存在漏电流，会影响整个电路的功耗，各种器件的电极都是从芯片表面引出，集成的大功率器件主要是LDMOS（Laterally Diffused MOS，横向扩散MOS器件），或者是LIGBT（Laterally Insulated Gate Bipolar Translator，横向绝缘栅双极型晶体管），或者是漏极从硅片表面引出的VDMOS（Vertical Diffused MOS，纵向扩散MOS器件），这些器件不光会占用较多的芯片面积，还会给高压互连以及芯片热设计等带来困难。
发明内容
本实用新型要解决的技术问题是：提供一种基于外延技术的三维集成功率半导体，满足横向介质隔离、纵向结隔离，集成度高，隔离岛间漏电流低。
本实用新型的技术方案是：一种基于外延技术的三维集成功率半导体，集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽。填充槽内为SiO2或SiO2和多晶硅的叠合结构。轻掺杂N型外延层是指杂质浓度小于等于1016每立方厘米的N型外延层。
所述三维集成功率半导体通过基底材料制作步骤和常规BCD工艺步骤来完成。
首先是基底材料的制作：选取重掺杂的N型硅片作为衬底材料（杂质浓度在19次方数量级以上），先在衬底硅片上生长一定厚度的轻掺杂N型外延层，外延层的厚度和浓度由隔离结构以及VDMOS的耐压决定。接下来在P_bulk层对应区域进行光刻、刻蚀、硼杂质注入及退火。去掉表面氧化层后进行第二次轻掺杂N型外延层生长，这一外延层的厚度和浓度由P_bulk层的耐压决定。然后再在P_bulk层对应区域进行套刻、刻蚀、硼杂质注入及退火，在需要对P_bulk层做体引出的位置进行PBL（P-type Buried Layer，P型埋层）套刻、刻蚀、硼杂质注入及退火。去掉表面氧化层后进行第三次轻掺杂N型外延层生长，第三外延层的厚度和浓度主要由低压器件的耐压决定。然后在NPN晶体管的集电极引出处、PNP晶体管的基极引出处进行重掺杂N_sink（N型穿透）区的套刻、刻蚀、磷杂质注入，在需要对P_bulk做体引出的位置进行P_sink（P型穿透）区的套刻、刻蚀、硼杂质注入。经氧化退火在硅片表面生长一定厚度的SiO2（二氧化硅），刻蚀掉槽区的SiO2后进行挖槽回填工艺，回填的介质可以是单一的SiO2，也可以是“SiO2+多晶硅”，若槽内填充的是“SiO2+多晶硅”，则需将表面的多晶硅去掉，并使硅片表面平坦化。至此完成了半绝缘基底材料的制备。
将硅片表面的多晶硅和SiO2（二氧化硅）去除掉，并使硅片表面平坦化后，接下来的工艺全部在轻掺杂外延层一侧进行（除了最后的减薄和背面金属化工艺），这些工艺和常规BCD的工艺步骤基本一致。首先是P阱（或者N阱）的套刻、注入及退火；接下来进行场氧化和有源区光刻及刻蚀；刻蚀出有源区窗口后，为了得到VDMOS的厚栅氧化层和低压MOS的薄栅氧化层，先生长较厚的栅氧化层，将低压MOS的栅极对应区域的厚栅氧化层去除，再生长一层薄的栅氧化层；淀积一定厚度的多晶硅，进行多晶硅刻蚀和氧化，多晶硅掺杂由后续的N+（或者P+）自对准注入时一道完成；接下来进行body区（VDMOS的体区）的套刻、刻蚀、注入及退火；然后进行ZP（齐纳二极管的重掺杂P型区）的套刻、刻蚀、注入及退火；接着是N+区套刻、刻蚀、注入及退火，P+区套刻、刻蚀、注入及退火；然后用LPCVD（低压化学气相沉积）淀积较厚的SiO2（二氧化硅），对SiO2（二氧化硅）进行增密，同时起到对N+区和P+区的退火作用；然后进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀TOPSIDE（在钝化层上开出的作为压焊点或测试点的窗口）窗口。最后，将重掺杂衬底减薄至一定厚度（具体厚度由生产条件及器件参数要求决定），再进行背面金属化。
本实用新型的工作原理分析如下：在重掺杂的衬底片上先生长一层较厚的同型轻掺杂外延层，在除VDMOS对应区域外的其他区域注入相反类型的杂质，再生长一层和衬底掺杂类型相同的外延层，然后也在除VDMOS对应区域外的其他区域注入相反类型的杂质，在体引出位置进行埋层光刻及注入，再生长一层和衬底掺杂类型相同的外延层，然后分别进行N型和P型穿透区的光刻和注入，经氧化退火后得到挖槽时用的掩蔽层。挖槽、回填介质、并将表面介质层全部去除后，得到了制作三维集成功率芯片所需的半绝缘基底材料。根据不同的应用，可选取n次外延加上n-1次杂质注入来实现满足需求的半绝缘基底材料。
经上述步骤制作出半绝缘基底材料后，采用和常规BCD完全一样的工艺步骤，制作出的功率集成电路中所含的大功率器件为VDMOS，并且VDMOS的漏极是从芯片背面引出，器件与器件的横向之间为介质隔离，低压器件和衬底之间为PN结隔离。将大功率VDMOS器件的漏极从功率集成芯片的背面引出，有利于提高功率集成芯片的功率密度、提高硅材料的利用率、降低高压互连的难度、降低热设计问题的复杂度。
本实用新型与现有技术相比，具有以下优点：
集成的大功率器件是VDMOS，并且将VDMOS的漏极从芯片背面引出，实现单芯片的三维集成，提高了功率集成电路的功率密度，降低了高压互联的复杂度。大功率VDMOS的漂移区和衬底之间通过在P_bulk层上开出的杂质类型相反的窗口连接起来，即实现了VDMOS的垂直导电通路，又保证了各低压器件和衬底之间的电绝缘。各器件横向之间采用介质隔离，节省了芯片面积，降低了因隔离部分存在的漏电流而引起的功率损耗。
附图说明
图1为本实用新型的半绝缘基底结构剖面图；
图2为本实用新型的结构剖面图。
具体实施方式
如图2，一种基于外延技术的三维集成功率半导体，集成的大功率器件是VDMOS，集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽，填充槽中填充SiO2+非掺杂多晶硅组合物。图2中NSD代表N型重掺杂区，PSD代表P型重掺杂区，N_sink区代表N型穿透区，S代表MOS管的“源极”，G代表MOS管的“栅极”，D代表MOS管的“漏极”，C代表双极型晶体管的“集电极”，B代表双极型晶体管的“基极”，E代表双极型晶体管的“发射极”，Vdd代表“+”电位，GND代表“地”电位。
如图1，第一步是半绝缘基底材料的制备。图中Si代表硅，SiO2代表二氧化硅，Poly代表多晶硅，N+ substrate代表重掺杂的N型衬底，P_bulk层代表P型夹层，N-代表轻掺杂的N型层，PBL代表P型埋层，P_sink区代表P型穿透区。首先准备衬底材料，重掺杂衬底硅片选用电阻率为0.002~0.004Ω·cm的N<100>掺砷硅片，或者电阻率为0.008~0.02Ω·cm的N<100>掺锑硅片。先在衬底片的抛光面生长厚度在20??m左右，杂质浓度为2.5e15的N-外延层。然后在外延层上通过热氧化（1050℃湿氧氧化）生长6000??左右的氧化层。在进行第一次P_bulk层光刻/腐蚀的同时开出对位标记窗口，经过预氧化（950℃湿氧氧化生长1000 ??左右的杂质挡避氧化层）、低硼注入（注入剂量：8.0e12，注入能量：80KeV）、退火（850℃氮气环境下退火30分钟）后，再在1050℃条件下湿氧氧化生长4000??左右的氧化层，将表面氧化层去除后，对位标记对应的区域要比周围区域矮1500??左右，从而得到了后续工艺套刻用的对位标记。接下来进行第二次N-外延层的生长，这一外延层的厚度为5??m，杂质浓度为2.5e15。外延过后进行第二次P_bulk层光刻、腐蚀、注入及退火，光刻版以及其他工艺条件和第一次P_bulk层的一样。用作反偏PN结隔离的P型隔离墙需要通过PBL（P型埋层）和P_sink区（P型穿透区）对通扩散来形成，所以在第三次外延之前必须在P型隔离墙对应的位置做上PBL。完成PBL的套刻、腐蚀、注入及退火后进行第三次N-外延层生长，第三层外延的厚度为11??m，杂质浓度为2.5e15。然后是进行N_sink区（N型穿透区）和P_sink区的套刻、腐蚀、注入及退火，N_sink区是为了降低NPN晶体管的集电极串联电阻和PNP晶体管的基极串联电阻。在进行N_sink区和P_sink区退火的同时在硅片表面生长一层较厚的氧化层，刻蚀掉槽区的SiO2后进行挖槽回填工艺，槽的宽度为1.6??m，在纵向上槽需要穿通顶层的N-外延层到达P_bulk层，在槽底有一部分嵌在P_bulk层中。回填的介质为“SiO2+非掺杂多晶硅”，先通过热氧化在槽壁上生长一定厚度的二氧化硅（具体厚度由槽的耐压决定），然后淀积多晶硅将槽填满。介质回填完成后通过CMP（Chemical Mechanical Polishing，化学机械研磨）抛完硅片表面的多晶硅和SiO2。至此完成了基底材料的制备。
第二步是各种器件以及电路的实现。抛完表面的多晶硅和SiO2，并且表面平坦化后，接下来的工艺全部在轻掺杂外延层上进行（除了最后的减薄和背面金属化工艺），这些工艺和常规BCD的工艺步骤基本一致。首先是进行P_well（P阱）的套刻、注入及退火；接下来进行场氧化和有源区光刻及刻蚀；刻蚀出有源区窗口后，为了得到VDMOS的厚栅氧化层和低压MOS的薄栅氧化层，先生长较厚的栅氧化层（厚度约为850??），将低压MOS的栅极对应区域的厚栅氧化层去除，再生长一层薄的栅氧化层（厚度约为360??）；淀积厚度为0.5??m的多晶硅，进行多晶硅刻蚀和氧化，多晶硅掺杂由后续的NSD（N+源/漏）自对准注入时一道完成；接下来进行body区（VDMOS的体区）的套刻、刻蚀、注入及退火；然后进行ZP（齐纳二极管的重掺杂P型区）的套刻、刻蚀、注入及退火；接着是NSD套刻、刻蚀、注入及退火，PSD（P+源/漏）区套刻、刻蚀、注入及退火；然后用LPCVD（低压化学气相沉积）淀积4500 ??的二氧化硅，960℃氮气环境下对二氧化硅进行增密30分钟，同时起到对NSD和PSD的退火作用；然后进行接触孔光刻及刻蚀、淀积金属层、金属层反刻、生长表面钝化层、光刻及刻蚀TOPSIDE（在钝化层上开出的作为压焊点或测试点的窗口）窗口。最后，将重掺杂衬底减薄至300~350um，再进行背面金属化。
本实用新型适用于各种单片集成的功率集成电路。
Claims (2)
1.一种基于外延技术的三维集成功率半导体，其特征在于：所述集成功率半导体从下至上依次包括重掺杂N型硅片、第一层轻掺杂N型外延层、第二层轻掺杂N型外延层和第三层轻掺杂N型外延层，第二层轻掺杂N型外延层和第三层轻掺杂N型外延层之间包含P_bulk层，P_bulk层上方的第三层轻掺杂N型外延层中包含PBL、P_sink区和N_sink区，第二、三层轻掺杂N型外延层中有填充槽，槽内为填充介质。
2.根据权利要求1所述的一种基于外延技术的三维集成功率半导体，其特征在于：填充槽内为SiO2或SiO2和多晶硅的叠合结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201320029728 CN203225250U (zh) | 2013-01-21 | 2013-01-21 | 一种基于外延技术的三维集成功率半导体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201320029728 CN203225250U (zh) | 2013-01-21 | 2013-01-21 | 一种基于外延技术的三维集成功率半导体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN203225250U true CN203225250U (zh) | 2013-10-02 |
Family
ID=49252245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201320029728 Expired - Fee Related CN203225250U (zh) | 2013-01-21 | 2013-01-21 | 一种基于外延技术的三维集成功率半导体 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN203225250U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022006A (zh) * | 2013-01-21 | 2013-04-03 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
-
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- 2013-01-21 CN CN 201320029728 patent/CN203225250U/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103022006A (zh) * | 2013-01-21 | 2013-04-03 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
| CN103022006B (zh) * | 2013-01-21 | 2015-03-18 | 贵州大学 | 一种基于外延技术的三维集成功率半导体及其制作方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131002 Termination date: 20160121 |
|
| EXPY | Termination of patent right or utility model |