CN111668312B - 一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 - Google Patents

一种低导通电阻的沟槽碳化硅功率器件及其制造工艺 Download PDF

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Abstract

本发明提出一种低导通电阻沟槽碳化硅功率器件及制造工艺，其元胞含N型衬底，N型外延层，沟槽，沟槽内设栅氧层和多晶硅栅，沟槽两侧设有P型体区、N型源区和P+体接触区，沟槽下方设P屏蔽层，P屏蔽层侧设N型埋层。N型埋层制造工艺：N型衬底上外延生长N型漂移区第一部分，之上采用离子注入工艺形成P屏蔽层和N型埋层，继续外延形成N型漂移区第二部分，进行后续工艺流程。本发明于P屏蔽层两侧设有N型埋层，将电场尖峰下移，降低了沟槽拐角电场，降低了界面态密度和缺陷，提高了栅氧层可靠性；消除了下方N型埋层，降低了器件栅电荷，改善了开关特性，进一步提高了器件耐压。

Description

一种低导通电阻的沟槽碳化硅功率器件及其制造工艺
技术领域
本发明属于功率半导体技术领域，具体涉及一种碳化硅沟槽MOS器件及其制造工艺。
背景技术
第三代宽禁带半导体材料SiC具有高饱和漂移速度、高热导率的优势，在功率半导体领域有广泛的运用和良好的发展前景，SiC材料的MOSFET相比Si型MOSFET有效减小了器件体积，提高了集成度。沟槽型MOS器件相比平面栅型MOS消除了JFET区，提高了沟道密度从而降低了器件导通电阻。但如今的沟槽型碳化硅器件仍存在不足，如沟槽型器件拐角处易击穿，因此通常在沟槽下方引入P型屏蔽层以优化拐角处电场分布，可以有效提高器件的可靠性，但这同时也引入了额外的JFET区，增加了器件的导通电阻。为此，研究人员提出了一种N型埋层全包P屏蔽层型结构，这种结构有效减小了JFET区宽度，降低了导通电阻；但是此结构将电场峰值引入沟槽尖角处，会使得氧化层退化或击穿，造成器件失效或栅漏电增加，器件可靠性降低；并且这种结构在主结引入高浓度PN结，降低了器件耐压；同时P型屏蔽层下方的N型区域在开态导通时引入了过量电子，造成器件栅电荷增加，开关特性变差。此外，现有沟槽型器件的一段式工艺流程复杂，工艺难度较大，沟槽刻蚀精度差并且使SiC器件沟道引入大量缺陷，造成界面态密度过高，影响器件性能。
发明内容
本发明针对上述问题，提出了一种与现有碳化硅功率器件制造工艺兼容，且既可以优化沟槽型器件拐角处电场分布，又可以降低器件导通电阻的碳化硅沟槽器件及其制造工艺。
本发明技术方案如下：
本发明所述的一种低导通电阻的沟槽碳化硅功率器件，包括：N型衬底，在N型衬底的一侧设有漏极金属，在N型衬底的另一侧设有N型外延层，在N型外延层上设有P型体区，在P型体区上设有N型源区和P型体接触区且所述P型体接触区位于N型源区外侧，在N型源区上开设有沟槽，所述沟槽穿过N型源区和P型体接触区并进入N型外延层，在沟槽底部和内壁上设有栅氧化层，在栅氧化层内设有多晶硅栅，在沟槽顶部覆盖有钝化层，在沟槽下方设有P型屏蔽层，在N型源区和P型体接触区上连接有源极金属，在P型屏蔽层的两侧分别设有N型埋层，并且，N型埋层的底部高于P型屏蔽层的底部。
本发明所述的一种低导通电阻的沟槽碳化硅功率器件的制造工艺，包括以下步骤：
取一N型衬底，在N型衬底的一个表面上制作N型外延层，所述N型外延层的制作为：在N型衬底上外延生长一部分N型外延层，在所生长的N型外延层上采用离子注入工艺形成P型屏蔽层和N型埋层，再继续外延生长另一部分N型外延层，两部分N型外延层叠加形成一完整的N型外延层；
在所述另一部分N型外延层上依此制备P型体区和N型源区、P型体接触区，再在N型源区上进行沟槽刻蚀且所述沟槽深及P型屏蔽层，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层，再在栅氧化层内填充多晶硅以形成多晶硅栅，使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层；
使用溅射工艺分别在N型衬底的另一个表面、P型体区和N型源区上形成漏极金属、源极金属。
与现有器件及制造工艺相比，本发明具有如下优点：
(1)如图1所示的沟槽功率器件，当漏极金属11接正电位，源极金属12接负电位时，器件导通，外加电压由P型屏蔽层8与N型外延层2形成的反型PN结承担，在施加高电压时，全包P屏蔽层结构将电场峰值引入了沟槽尖角，会造成氧化层退化甚至击穿，使器件可靠性降低。同时这种结构会在SiC沟道处引入缺陷，造成界面态密度增加，影响器件导通特性。本发明沟槽功率半导体器件，介于P型屏蔽层8和N型外延层2之间存在位于P型屏蔽层8两侧的N型埋层10。本发明于P型屏蔽层两侧设有N型埋层，并且控制屏蔽层两侧N型厚度小于屏蔽层厚度，相比实例1所示结构将电场峰值下移至P型屏蔽层8和N型埋层10接触面处下方，远离沟槽拐角，从而减小了沟槽拐角处电场强度，提高了器件可靠性；同时本器件将电场尖峰移至远离沟槽及栅氧化层处，减小了高电场对于沟道和栅氧化层的损伤从而减少缺陷，防止界面态密度增加，导通特性明显改善。
(2)本发明沟槽功率半导体器件，不同于图1结构图的全包P型屏蔽层结构，本发明的N型埋层10仅位于P型屏蔽层8两侧，且N型埋层10厚度不大于P型屏蔽层8厚度。实例1的在P屏蔽层下方引入了高浓度PN结，降低了器件耐压。区别于实例1，本发明P型屏蔽层8正下方并无N型埋层，使得N型外延层耐压提升，进一步提高了器件关态击穿电压。
(3)实例1所示的全包型P屏蔽层结构，在P型屏蔽层下方设置的N型埋层在开态导通时引入了过量电子，造成器件栅电荷增加，开关特性变差。本发明沟槽功率器件消除了下方N型埋层的影响，降低了器件栅电荷，改善了开关特性。
(4)常规的一段式工艺将N型外延层2一次性制备完成，之后进行沟槽刻蚀，然后在刻蚀完成的沟槽中进行高能离子注入及热扩散，以先制备N型埋层和P屏蔽层。由于P型屏蔽层和N型埋层的制备是在沟槽中进行，增大了工艺难度，提高了对于设备的要求，同时由于一段式工艺制备N型埋层时是向沟槽侧壁进行高能离子注入和热扩散，使得N埋层厚度及宽度精度不高，为保证结构参数与理论结构一致，不得不对设备精度提出很高的要求。
此外，一段式工艺在沟槽中对侧壁进行高能离子注入制备N型埋层，这一工艺步骤中对沟槽侧壁的高能离子轰击会导致沟槽产生损伤，引入过多缺陷，造成界面态密度升高，影响器件导通特性。
本发明沟槽功率器件采用两段式多次离子注入的工艺，与常规的一段式工艺不同，本发明工艺将N型外延层分两次制备完成，如图5-6所示在制备完成的N型外延层第一部分上进行高能离子注入形成N型埋层10和P型屏蔽层8，接下来如图7所示继续生长一定厚度N型外延层形成第二部分N型外延层，至此N型外延层2制备完成，然后在N型外延层2上进行沟槽刻蚀，刻蚀深度等于第二段N型外延层厚度，之后进行后续的栅氧层、多晶硅栅极制备及有源区制备，见图8-图14。
本发明不同于一段式工艺需要在沟槽内进行高能离子注入和热扩散制备P型屏蔽层和N型埋层，而是在N型外延层第一部分上通过高能离子注入和热扩散形成P型屏蔽层和N型埋层，降低了工艺难度及对设备的要求，便于控制P型屏蔽层8和N型埋层10的厚度和位置与理论结构一致符合，工艺精度高。
附图说明
图1为常规沟槽碳化硅功率器件实例4主结构示意图
图2为该新型沟槽碳化硅功率器件主结构示意图
图3为本发明器件与常规沟槽碳化硅功率半导体器件在栅压20V时的电流电压曲线图
图4为本发明制造工艺中外延生长N型外延层第一部分示意图
图5为本发明制造工艺中进行离子注入形成P型屏蔽层示意图
图6为本发明制造工艺中进行离子注入形成N型埋层层示意图
图7为本发明制造工艺中再次进行外延生长加厚形成N型外延层第二部分示意图
图8为本发明制造工艺中进行离子注入形成P体区示意图
图9为本发明制造工艺中进行离子注入形成N+源区及P+体接触区示意图
图10为本发明制造工艺中使用刻蚀工艺在碳化硅外延层上方进行沟槽刻蚀示意图
图11为本发明制造工艺中使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层示意图
图12为本发明制造工艺中使用化学气相沉积工艺在沟槽内形成多晶硅栅示意图
图13为本发明制造工艺中使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层示意图
图14为本发明制造工艺中使用溅射工艺形成源极及漏极金属电极示意图
以上附图中：1、N型衬底；2、外延层；3、P型体区；4、P+体接触区；5、N+有源区；6、钝化层；7、多晶硅栅；8、P+屏蔽层；9、栅氧化层；10、N型埋层；11、漏极金属；12、源极金属。
具体实施方式
实施例1
一种低导通电阻的沟槽碳化硅功率器件，包括：N型衬底1，在N型衬底1的一侧设有漏极金属11，在N型衬底1的另一侧设有N型外延层2，在N型外延层2上设有P型体区3，在P型体区3上设有N型源区5和P型体接触区4且所述P型体接触区4位于N型源区5外侧，在N型源区5上开设有沟槽，所述沟槽穿过N型源区5和P型体接触区4并进入N型外延层2，在沟槽底部和内壁上设有栅氧化层9，在栅氧化层9内设有多晶硅栅7，在沟槽顶部覆盖有钝化层6，在沟槽下方设有P型屏蔽层8，在N型源区5和P型体接触区4上连接有源极金属12，在P型屏蔽层8的两侧分别设有N型埋层10，并且，N型埋层10的底部高于P型屏蔽层8的底部。在本实施例中，
所述N型埋层10的Y方向深度小于P型屏蔽层8厚度，且为介于0.3微米至0.7微米，具体厚度取决于工艺优值(BV2/Ron，sp)和(Ron，sp×Qgd，sp)，N型埋层10的X方向长度不大于N型埋层10的Y方向深度，介于0.1微米至0.5微米。N型埋层10的掺杂浓度大于N型外延层2掺杂浓度，具体掺杂浓度取决于工艺优值(BV2/Ron，sp)和(Ron，sp×Qgd，sp)。
实施例2
一种低导通电阻的沟槽碳化硅功率器件的制造工艺，以图2所示XY轴为基准，包括以下步骤：
取一N型衬底1，在N型衬底1的一个表面上制作N型外延层2，所述N型外延层2的制作为：在N型衬底1上外延生长一部分N型外延层，在所生长的N型外延层上采用离子注入工艺形成P型屏蔽层8和N型埋层10，再继续外延生长另一部分N型外延层，两部分N型外延层叠加形成一完整的N型外延层2；
在所述另一N型外延层上依此制备P型体区3和N型源区5、P型体接触区4，再在N型源区5上进行沟槽刻蚀且所述沟槽深及P型屏蔽层8，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层9，再在栅氧化层9内填充多晶硅以形成多晶硅栅7，使用化学气相沉积工艺在多晶硅栅7上方形成隔离钝化层6；
使用溅射工艺分别在N型衬底1的另一个表面、P型体区3和N型源区5上形成漏极金属11、源极金属12。
以下结合说明书附图进一步对本发明作详细说明。
第一步：如图4所示，在N型衬底1上外延一定厚度的N型材料形成N型外延层2第一部分，
第二步：如图5所示，使用离子注入工艺在N型外延层2第一部分上形成P型屏蔽层8，
第三步：如图6所示，使用离子注入工艺在N型外延层2第一部分上形成N型埋层10，
第四步：如图7所示，使用外延技术在P型屏蔽层8和N型埋层10上方生长一定厚度N型材料形成N型外延层2第二部分，
第五步：如图8所示，使用离子注入工艺在N型外延层2第二部分上形成P型体区3，
第六步：如图9所示，使用离子注入工艺在N型外延层2第二部分上形成N+源区5及P+体接触区4，
第七步：如图10所示，使用刻蚀工艺在碳化硅外延层上方进行沟槽刻蚀，
第八步：如图11所示，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层9，
第九步：如图12所示，使用化学气相沉积工艺在沟槽内形成多晶硅栅7，
第十步：如图13所示，使用化学气相沉积工艺在多晶硅栅上方形成隔离钝化层6，
第十一步：如图14所示，使用溅射工艺在P+体接触区4及N+源区上方形成源极金属12，在N+衬底1下方形成漏极金属11。
不同于传统硅器件，由于Si-C键能较高，稳定性较强，导致碳化硅沟槽器件刻蚀存在较大难度，同时由于现有刻蚀技术常常会在沟槽底部形成微沟槽并产生横向微小钻蚀，使得底部沟槽在高电场情况下易击穿，造成沟槽碳化硅器件可靠性降低，因此实际碳化硅沟槽功率器件设计过程中通常引入P型屏蔽层。P型屏蔽层中的空穴与N型外延层中的电子相互复合，留下不可移动的负电荷区域与正电荷区域，形成耗尽层，导致器件导通电阻提高；通过在屏蔽层周围引入N型埋层可以减小JFET宽度从而减小导通电阻，但是位于P型屏蔽层下方的N型埋层会导致电场尖峰引入沟槽拐角，造成栅氧化层损伤或失效，同时引入缺陷造成界面态密度增加。本发明提出的沟槽功率器件当漏极金属11接正电位，源极金属12接负电位时，器件导通，外加电压由P型屏蔽层8与N型外延层2形成的反型PN结承担。本发明结构P屏蔽层两侧N型埋层结构将电场尖峰下移，保护了沟槽拐角，避免引入过多缺陷且减小了界面态密度，提高了器件可靠性，同时在保证导通电阻的情况下提高了器件耐压，并且减小了栅电荷，改善了器件开关特性。

Claims (5)

1.一种低导通电阻的沟槽碳化硅功率器件，包括：N型衬底(1)，在N型衬底(1)的一侧设有漏极金属(11)，在N型衬底(1)的另一侧设有N型外延层(2)，在N型外延层(2)上设有P型体区(3)，在P型体区(3)上设有N型源区(5)和P型体接触区(4)且所述P型体接触区(4)位于N型源区(5)外侧，在N型源区(5)上开设有沟槽，所述沟槽穿过N型源区(5)和P型体接触区(4)并进入N型外延层(2)，在沟槽底部和内壁上设有栅氧化层(9)，在栅氧化层(9)内设有多晶硅栅(7)，在沟槽顶部覆盖有钝化层(6)，在沟槽下方设有P型屏蔽层(8)，在N型源区(5)和P型体接触区(4)上连接有源极金属(12)，其特征在于，在P型屏蔽层(8)的两侧分别设有N型埋层(10)，并且，N型埋层(10)的底部高于P型屏蔽层(8)的底部，N型埋层(10)的顶部齐平于P型屏蔽层(8)的顶部。
2.根据权利要求1所述的低导通电阻的沟槽碳化硅功率器件，其特征在于，N型埋层(10)深度小于P型屏蔽层(8)厚度，且为介于0.3微米至0.7微米。
3.根据权利要求1所述的低导通电阻的沟槽碳化硅功率器件，其特征在于，N型埋层(10)在X方向上长度不大于N型埋层(10)的在Y方向上的深度，介于0.1微米至0.5微米。
4.根据权利要求1所述的低导通电阻的沟槽碳化硅功率器件，其特征在于，N型埋层(10)的掺杂浓度大于N型外延层(2)掺杂浓度。
5.一种低导通电阻的沟槽碳化硅功率器件的制造工艺，其特征在于，包括以下步骤：
取一N型衬底(1)，在N型衬底(1)的一个表面上制作N型外延层(2)，所述N型外延层(2)的制作为：在N型衬底(1)上外延生长一部分N型外延层，在所生长的N型外延层上采用离子注入工艺形成P型屏蔽层(8)和N型埋层(10)，再继续外延生长另一部分N型外延层，两部分N型外延层叠加形成一完整的N型外延层(2)；
在所述另一部分N型外延层上依此制备P型体区(3)和N型源区(5)、P型体接触区(4)，再在N型源区(5)上进行沟槽刻蚀且所述沟槽深及P型屏蔽层(8)，使用化学气相沉积工艺在沟槽侧壁和底部形成栅氧化层(9)，再在栅氧化层(9)内填充多晶硅以形成多晶硅栅(7)，使用化学气相沉积工艺在多晶硅栅(7)上方形成隔离钝化层(6)；
使用溅射工艺分别在N型衬底(1)的另一个表面、P型体区(3)和N型源区(5)上形成漏极金属(11)、源极金属(12)。
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