CN1998053A - 电流电压转换电路及其控制方法 - Google Patents

Abstract

流动至电流电压转换电路1之输入电流系在输出端SAIN转换成电压值，然后，差分放大电路5放大并输出差分电压在电压值与参考值Vref之间。PMOS与NMOS晶体管T1、T2系连接在输出端SAIN与电源电压VCC之间。藉由使晶体管导通，在输出端SAIN预先充电至电源电压VCC之后，藉由使电压对应输入电流而下降以执行电流电压转换操作。预先充电操作对输出端SAIN充电直到电源电压VCC并提供电荷至共同数据线N3而位线也预先充电电荷。由输出端SAIN经由共同数据线充电具有大量布线电容的路径，直到位线可以具有高电流驱动性的NMOS晶体管执行，而预先充电直到电源电压VCC可在PMOS晶体管T1完成。

Description

电流电压转换电路及其控制方法

技术领域

本发明系关于电流电压的转换以将输入电流的存在与不存在转换至不同电压的位准。且详而言之，本发明系关于转换储存信息至电压值之电流电压的转换并侦测其二进制状态，其中该储存信息系由内存获得之如电流的存在与不存在。

背景技术

如图4所示，在日本未审查专利申请案第H11(1999)-149790号所揭露之电流感测放大电路中，储存信息系由半导体内存区域100的位线BL(0)至BL(n)被读取作为电流值，经由行选择晶体管T8、T9与共同数据线N3传送至电流感测放大电路200。

在该电流感测放大电路200中，将在共同数据线N3上由内存为了数据读取之电流提供至n信道晶体管T300的源极，藉由晶体管T300放大，并将p信道晶体管T400连接至电源，而经由节点400输出至n信道晶体管T600。晶体管T600形成具有p信道晶体管T700之放大电路而放大电路将由内存之数据转换至电压值，其中输入该数据作为电流值，而输出该电压作为电流感测放大电路200之输出。

在电流电压转换操作之前，节点400与共同数据线N3系预先充电而藉由行选择晶体管连接之位线系经由共同数据线N3预先充电。预先充电操作系藉由使p信道晶体管T400与p信道晶体管T500导通而执行。在包括预先充电操作之电流电压转换操作之完整周期期间，晶体管T400系导通而晶体管T500主要在电流电压转换操作之前，实行短周期之预先充电操作。

在日本专利申请案早期公开第2002-237193号所揭露之非易失性半导体内存装置中，相似的感测放大器也同样被揭露。使用PMOS晶体管作为实行预先充电操作之晶体管。

然而，在上述的先前技术中，使用p信道晶体管或PMOS晶体管当作预先充电的晶体管与预先充电在电流感测放大电路的节点，同时预先充电共同数据线与位线。随着非易失性半导体内存装置的电容扩充，扭绞(wring)的共同数据线的长度延伸更多而更多的内存单元系连接至位线。当执行高速电流电压转换操作时，具有更多的接线(wiring)电容，感测放大器需要事先执行高速的预先充电操作。感测放大电路需要配备p信道晶体管或具有足够电流供应能力之PMOS晶体管，而且该晶体管尺寸必须更大。这造成了违反非易失性半导体内存装置与容量扩充所需要较高整合性的问题。

大的晶体管具有藉由在闸极与汲极之间之闸极氧化层与藉由在汲极与基板之间之PN接面所引起的大的寄生电容(parasitic capacitance)，而这些寄生电容系增加到电流感测放大电路之节点。在预先充电操作完成后之电流电压转换操作，这些寄生电容会产生问题，其引起以响应为了由内存之数据的电流而在内部节点电位改变之延迟，输入至电流感测放大电路，其可导致在速度上或电流感测的灵敏度的恶化。并且，经由这些寄生电容，电容耦合可开始偏压之位准转变(transition)晶体管至闸极端，其可造成在内部节点电平之波动。这造成了电压之位准波动的问题，而将被转换至该电压之输入电流会造成转换错误。

在此，为了避免上述的问题，应可想到装配具有相同尺寸与高电流驱动性之NMOS晶体管的感测放大电路，来代替PMOS晶体管当作预先充电之晶体管。

然而，当连接至NMOS晶体管之汲极端之节点(电源电压系施加至该NMOS晶体管之汲极端)预先充电至高电位位准时，其预先充电至小于临界电压之电源电压之位准。鉴于将来期望之低电源电压之延伸应用，当藉由预先充电操作而增加之电平是高时，限制其缩小电流操作之电压范围而这造成了难以保证操作余裕的问题。

读取储存在内存单元的信息且该信息状态系藉由电流之存在与不存在而决定。当由内存单元读取的数据对应至没有电流流动时，在电流电压转换电路中之内部节点依然在预先充电电平；当数据对应至电流流动时，预先充电的电平系步降(step down)。因此，在预先充电操作结束之后，NOMS晶体管之闸极电压系转变至低位准而使晶体管成为非导通，结果，可藉由经由寄生电容之电容耦合推测预先充电电平下降。因为NMOS晶体管预先充电的电平相等于小于临界电压的电源电压，当受到电容耦合的影响时，此位准将步降至仍然较低的电平。这造成了下列的问题。在一例中，感测放大电路系组态使得此电压与参考电压比较并执行差分放大器(differential amplification)以保证由内存数据的读取，而数据读取错误可能发生。

本发明系能解决上述先前技术的至少一个问题并致力于提供电流电压转换电路及其控制方法，可以在小型的电路中完成增强速度或电流感测灵敏度并以较高的速度预先充电，同时预防在电流电压转换程序中之转换错误，并在低电源电压下运作良好。

发明内容

本发明之目标系有鉴于上述问题而提供一种转换节点，其电压系与电源电压经过初始化并步降与输入电流的位准成比例；N型晶体管，系连接在该转换节点与电源电压节点之间并在该转换节点的初始化操作之后立刻转为导通；以及，P型晶体管，系连接在该转换节点与该电源电压节点之间并在该转换节点的初始化操作之后立刻转为导通。

在上述的电流电压转换电路中，在电流电压转换程序之前初始化该转换节点至电源电压，其中在该程序中，藉由对应于输入电流之电压下降，发生从电源电压之步降。藉由使N型晶体管与P型晶体管导通而执行初始化操作，这些晶体管系连接在转换节点与电源电压节点之间。

经由此安排，藉由基于载子迁移性不同的电流驱动性差异，当该等晶体管具有相同驱动性时，N型晶体管更加小型而具有比P型晶体管短之信道宽度；当该等晶体管具有相同尺寸时，N型晶体管可具有比P型晶体管大的驱动性。

因此，藉由N型晶体管的供应当作晶体管之初始化操作，转换节点可快速的提供能量以接近电源电压并能减少依附在转换节点的寄生于晶体管结构之寄生电容。初始化操作的晶体管可小型化而感测输入电流的速度与敏感性可被增强。

除了N型晶体管之外，P型晶体管系在组态上与该晶体管平行连接，使得当仅藉由N型晶体管初始化时，转换节点的电压可初始化直到电源电压，其可限制电源电压的位准小于临界电压。此外，当初始化操作结束时欲使晶体管非导通，N型晶体管的闸极电压系由高电平改变至低电平而P型晶体管的闸极电压系由低电平改变至高电平。因为这些晶体管之闸极的转变系在相反方向，电容耦合动作经由寄生电容，造成转换节点的电平波动而彼此偏移。此外，当N型晶体管变成非导通时电容耦合效应可藉由使P型晶体管导通而吸收。因为初始化电压可以是电源电压而不是小于临界电压之电源电压，操作余裕可被保证在宽的操作电压范围，即使当低电源电压广泛的应用逐步发展时，当初始化操作的晶体管变成非导通时的转变错误可被预防。

藉由平行排列P型晶体管与N型晶体管以初始化转换节点至在电流电压转变电路的电源电压，当个别的使用任一导通晶体管彼此偏压时，可看出其缺点，而理想的电流电压转换电路1可实现以增进电流感测的速度与敏感性，当实现小型电路的快速初始化操作时，即使具有低电源电压亦可保证足够的操作余裕。

上述电流电压转换电路系进一步藉由配置输入区域而特征化，其中该区域接收输入电流并初始化与转换节点初始化操作同时地在输入电流路径上之加载以调节电平至低于经由转换节点之电源电压之电压。

输入区域系电流电压转换电路之输入接口糗其接收输入电流并在转换节点初始化操作期间初始化具有导通N型晶体管与P型晶体管之在输入电流路径加载。在此时，调节负载之初始化电平至低于转换节点之电平(理想地，电流电平)的电平。

藉此，当在输入电流路径上之负载与转换节点初始化同时初始化时，藉由使N型晶体管与P型晶体管导通而在输入电流路径上负载之初始化电平可设定在低于电源电压的电压。即使当加载电流路径的负载很大，其可初始化具有高电流驱动性之N型晶体管并实行快速加载初始化操作。

尤其是，在一例中，当负载的初始化电平系低于小于临界电压之电源电压之电平时，负载可初始化至与N型晶体管预期的电平而初始化操作可藉由具有高电流驱动性之N型晶体管而快速完成。

上述电流电压转换电路系进一步特征化于该N型晶体管在该初始化操作之较早阶段，使该转换节点之电平接近于该电流电压，以及，该P型晶体管在该初始化操作之较晚阶段，调节该转换节点之电平至该电源电压。在此，N型晶体管的电流驱动性系最好大于P型晶体管的电流驱动性。

藉此，藉由利用该等晶体管的优点而执行理想的初始化操作；也就是，N型晶体管与P型晶体管的高电流驱动性能够初始化电平直到电源电压。藉由载子迁移性的不同，比P型晶体管实作更小型的N型晶体管可具有比P型晶体管更大的驱动性。可装配电流电压转换电路以执行快速初始化操作，同时能限制依附于转换节点之寄生电容至小电容值。

上述电流电压转换电流进一步特征化于在使N型晶体管非导通之后，该P型晶体管依然导通。因此，即使当N型晶体管成为非导通时，闸极电压转换至低电平经由寄生电容造成在转换节点的电平的电压下降，经由P型晶体管允许该转换节点以恢复至电源电平。

储存在选择内存单元之信息系由本发明之非易失性半导体内存装置读出作为数据电流的存在或不存在，系特征化包括：转换节点，其初始化至电源电压并藉由对应于数据电流之电压下降而转换数据电流至由该电源电压步降之电压；N型晶体管与P型晶体管，系连接在该转换节点与电源电压节点之间，并在该转换节点初始化操作期间成为导通；数据线，初始化至低于该电源电压之电压，且该数据电流经由该数据线流动；以及，输入区域，系连接该转换节点与该数据线以传送该数据电流至该转换节点，并与该转换节点初始化操作同时地初始化数据线以调节转换节点之电平至低于电源电压之电压。

在上述非易失性半导体内存装置中，由选择内存单元读取之储存信息系作为数据电流经由数据线、输入区域传送至转换节点。转换节点执行电流电压转换，其中电源电压之步降藉由对应于输入电流之电压下降而发生，在那之前，转换节点系初始化至电源电压。藉由使N型晶体管与P型晶体管导通而执行初始化操作，这些晶体管系连接在转换节点与电源电压节点之间。在此时，藉由导通动作与N型晶体管与P型晶体管的影响而使输入区域初始化数据线，其中该N型晶体管与P型晶体管初始化也施加在数据线上之转换节点，但调节初始化电平至低于转换节点之电平的电平。

因此，在经由数据线从内存单元读取数据电流转换为电压值之前，在转换节点初始化操作期间，转换节点可快速的被提供能量以接近具有比P型晶体管高的电流驱动性之N型晶体管之电源电压。因为N型晶体管具有如此高的驱动性，其可小型化且保证足够的电流驱动性并能减少依附于转换节点之寄生电容。响应非易失性半导体内存装置之高整合与高速度需求，在抑制初始化操作时晶体管占领之区域增加的同时，可实现快速初始化操作与增强电流感测之速度或敏感性。

除了N型晶体管之外，P型晶体管系与该晶体管平行连接当作另一个用于初始化的晶体管，而因此藉由使用P型晶体管用于其电压范围高于小于临界电压之电源电平之电压范围而初始化该转换节点直到电源电压，其不可藉由N型晶体管初始化。此外，当初始化操作结束时欲使晶体管非导通，N型晶体管的闸极电压系由高电平改变至低电平而P型晶体管的闸极电压系由低电平改变至高电平。因为这些晶体管之闸极电压的转变系在相反方向，电容耦合动作经由寄生电容，造成转换节点的电平波动并彼此偏移。此外，当N型晶体管变成非导通时电容耦合效应可藉由使P型晶体管导通而吸收。响应非易失性半导体内存装置之低电源电压需求，转换之电压值可设定在较宽的电压范围，可保证宽的操作余裕，而可预防由非易失性半导体内存装置之数据读取错误。

在非易失性半导体内存装置中，当读取储存在内存单元之信息作为数据电流时，藉由平行排列N型晶体管与P型晶体管以初始化转换节点至电源电压，当个别的使用任一导通晶体管彼此偏压时，可看出其缺点，而此装置增强电流感测之速度与敏感性，当实现小型电路的快速初始化操作时，即使具有低电源电压亦可保证足够的操作余裕，而大大地贡献于满足非易失性半导体内存装置之高整合、高速度、低电源电压等需求。

当经由输入区域初始化数据线同时与转换节点初始化执行时，低于电源电压之初始电平的数据线系藉由导通N型晶体管而初始化。即使在数据线相当长的情况中，海量存储器单元与其相似物系与该数据线连接，而例如依附于数据线之布线电容(wiring capacitance)与寄生电容的负载很大，系能以具有高电流驱动性之N型晶体管执行其初始化并可实行快速数据线初始化操作。

尤其是，在一例中，考虑到闪存或其相似物之内存单元中之扰乱现象时，数据线之初始电平系需要限制到较低于电源电压，初始化数据线至预期之电平主要可在N型晶体管执行而初始化操作可藉由具有高电流驱动性之N型晶体管而快速完成。

上述非易失性半导体内存装置系进一步特征化于该N型晶体管在该初始化操作之较早阶段，使该转换节点之电平接近于该电流电压，以及，该P型晶体管在该初始化操作之较晚阶段，调节该转换节点之电平至该电源电压。在此，N型晶体管的电流驱动性系最好大于P型晶体管的电流驱动性。

因此，藉由利用该等晶体管的优点而执行理想的初始化操作；也就是，N型晶体管与与P型晶体管的高电流驱动性能够初始化电平直到电源电压。藉由载子迁移性的不同，比P型晶体管实作更小型的N型晶体管可具有比P型晶体管更大的驱动性。可装配非易失性半导体内存装置以执行快速初始化操作，同时能限制依附于转换节点之寄生电容至小电容值。

上述非易失性半导体内存装置进一步特征化于在使N型晶体管非导通之后，该P型晶体管依然导通。因此，即使当N型晶体管成为非导通时，闸极电压转换至低电平经由寄生电容造成在转换节点的电平的电压下降，经由P型晶体管允许该转换节点以恢复至电源电平。

附图说明

图1系显示本发明实施例之电路图；

图2系显示解释在实施例中第一控制方法的操作波形图；

图3系显示解释在实施例中第二控制方法的操作波形图；以及

图4系代表先前技术之电路图。

具体实施方式

以下将参考图式并基于图1至图3而描述本发明之电流电压转换电路与非易失性半导体内存装置之具体实施例。

在图1显示之实施例中，储存信息系读取作为由半导体内存区域100的位线BL(0)至BL(n)经由行选择晶体管T8、T9，与共同数据线N3之电流值，而该电流值系输入至电流电压转换电路1。在电流值转换至电压值之后，差分放大电路5放大在电压值与参考电压Vref之间之差分电压，并输出差分电压作为由内存输出之数据OUT。

共同数据线N3系连接至NMOS晶体管T3之源极端与NMOS晶体管T4之闸极端。晶体管T4之源极端系连接至接地电位而其汲极端系经由电阻组件R1连接至电源电压VCC并连接至晶体管T3之闸极端。当作电流电压转换电路1之输出SAIN之晶体管T3之汲极端的电压在接续的阶段系输入至差分放大电路5，而放大在电压与参考电压之间的差分电压。在电流电压转换电路1之输出端SAIN与电源电压VCC之间，PMOS晶体管T1与NMOS晶体管T2系连接，而预先充电信号EQX与相反相之预先充电信号EQZ系各自输入至这些晶体管的闸极端。预先充电信号EQX系低位准信号而预先充电信号EQZ系高位准信号，而这些信号各自触发预先充电；也就是，在初始化操作期间，使晶体管T1与T2导通。

经由电流路径执行由半导体内存区域100读取储存信息，该路径之形成如下：藉由选择字符线WL(0)至WL(m)之一而选择内存单元并藉由选择行选择晶体管T8与T9之一而连接位线BL(0)至BL(n)之一至共同数据线N3。藉由选择字符线而选择的内存单元之晶体管可为导通或非导通，系决定于在该单元中数据储存的二进制状态。沿着由晶体管T3至内存单元的路径流动之数据电流Idata的存在或不存在系依据该路径是否连接至接地电位而决定；因此，数据系从内存读取。数据电流Idata由晶体管T3流向内存单元。

半导体内存区域100之典型范例可推测为闪存或其相似物。就储存信息而言，根据字符线的选择，一个位数据系储存至具有单元晶体管之两个不同临界电压之一的内存单元，该单元晶体管系形成内存单元以及读取两个值状态(导通以及非导通)之一。在单元晶体管系在深(高)临界电压并且数据电流Idata不会流动之一个状态称为程序化状态(PGM)并指示数据为”0”。单元晶体管系在浅临界电压并且数据电流Idata流动之其它状态称为抹除状态(ERSE)并指示数据为”1”。

从半导体内存区域100读取的数据电流Idata系经由晶体管T3传送至输出端SAIN。在数据电流Idata转换至电压值之电流电压转换操作之前，输出端SAIN需要被预先充电至电源电压VCC。随着输出端SAIN之电平预先充电至电源电压VCC，电压下降可或不可发生系受到数据电流Idata是否存在与电压值是否执行转换的影响。

实行预先充电输出端SAIN的电路包括晶体管T1与T2平行连接在电源电压节点与输出端SAIN之间。在预先充电操作中，藉由使这些晶体管导通，输出端SAIN的电平系预先充电至电源电压VCC。

使晶体管T1与T2导通之预先充电操作系充电输出端SAIN直到电源电压VCC并经由晶体管T3提供电荷至共同数据线N3并经由行选择晶体管提供至位线，因此预先充电了该等晶体管。

连结电阻组件R1之晶体管T4决定晶体管T3的闸极电压。在此，因为晶体管T4的闸极端系连接至共同数据线N3，晶体管T4的导通性与在共同数据线N3电压的增加系成比例的增加，而晶体管T4减少T3的闸极电压朝向抑制在共同数据线N3电压的进一步增加。因此，这动作保持了共同数据线N3的预先充电电平与在预定之低电平的位线。

对于作为代表的闪存或相似物的非易失性半导体内存装置，存在一种型态，根据施加至位线与单元晶体管之汲极与井(well)端的电压偏压，藉由充电与放电在单元晶体管之浮闸(floating gate)的储存数据。在一例中，此型态之单元晶体管系连接至位线，位线之预先充电之过度高位准可能造成所谓的扰乱现象，其中在浮闸上之程序化电子系放电。因此，需要共同数据线N3的预先电平与位线以维持在预定的低电平。

解释用于转换由半导体内存区域100读取之数据电流Idata至电压值并藉由差分放大电路5放大电压的第一控制方法之操作波形系显示在图2。在图2中，根据先前技术之此类操作波形中，其中仅包括PMOS晶体管之预先充电晶体管结构(图2之先前技术A)与根据先前技术之此类操作波形中，其中仅包括NMOS晶体管之预先充电晶体管结构(图2之先前技术B)系也为了与本发明比较之便利而显示。每个结构系假设具有相同预先充电之电流驱动性。虽然没有显示，在预先充电周期Pre期间，共同数据线与具有输出端SAIN的位线系也预先充电至预定之电平。

储存信息的读取包括放大电压的放大周期Sens，其中由内存的数据电流系转换至该电压并且预先充电周期Pre在放大周期Sens之前进行。在第一控制方法中，在预先充电周期Pre期间，用于PMOS晶体管T1的预先充电信号EQX改变至低位准而用于NMOS晶体管T2的预先充电信号EQZ改变至高位准。因此，晶体管T1与T2系控制以在实际上同时成为导通。在此，用语”在实际上同时”表示相同的时间包含藉由用于逻辑反向电路或相似物的延迟的时间差异以由一个信号产生具有相反项之另一个信号，如预先充电信号EQX与EQZ系相反项之逻辑信号以控制导通。

随着预先充电操作开始，晶体管T1与T2开始变成导通而输出端SAIN在一段时间后增加电平。随着输出端SAIN之电平增加，NMOS晶体管T2由三极管操作切换至五极管操作而其电流驱动性逐渐减少。晶体管T2可充电输出端SAIN直到小于NMOS晶体管临界电压之电源电压的电平VCC。在周期(I)中，由开始预先充电直到电平达到VCC-VTN，平行连接之晶体管T1与T2系皆导通且实行预先充电之操作。

在周期(II)中，当输出端SAIN的电平超出VCC-VTN并上升直到电源电压VCC时，仅有晶体管T1是导通的。因为，正常情况下，共同数据线N3的预先充电电平与位线系足够低于电平VCC-VTN，在周期(II)中，充电之节点系为输出端SAIN专有的。

随着非易失性半导体内存装置的电容扩充，扭绞的共同数据线的长度与数据线延伸更多且/或更大量的内存单元系连接至位线。结果，大量的布线电容可增加至共同数据线与位线，而在周期(I)期间，需要保证足够的电流驱动性。

在周期(I)期间，需要保证电流驱动性以充电具有大量布线电容的电流路径，其中该电容系从输出端SAIN经由共同数据线一起直到位线。在周期(II)期间，需要充电输出端SAIN直到电源电压VCC的电平的功能。

在此，因为共同数据线的预先充电电平与位线系足够低于电平VCC-VTN，使用具有高电流驱动性之NMOS晶体管T2执行充电。一旦超过电平VCC-VTN，仅具有小布线电容之输出端SAIN将充电直到电源电压VCC，而充电需求可由具有小尺寸之PMOS晶体管T1完成。

经由保证NMOS晶体管T2具有电流驱动性之装配，在PMOS晶体管T2具有调节电平至电源电压VCC的功能之同时，系能制造小型的组件结构。

在先前技术的一个范例中，其中该预先充电晶体管结构仅包括PMOS晶体管(图2中之先前技术A)，以保证如在本实施例中预先充电相同的预先充电周期Pre，因为其电流驱动性的限制PMOS晶体管必须明显更大。藉由比较，在本实施例中，预先充电组件可以小型晶体管结构装配。

在先前技术的另一个范例中，其中该预先充电晶体管结构仅包括NMOS晶体管(图2中之先前技术B)，以保证如在本实施例中预先充电相同的预先充电周期Pre，充电系受限于电平VCC-VTN。在本实施例中，以控制初始化之PMOS晶体管平行连接NMOS晶体管能使充电直到电源电压VCC。

然后，由预先充电周期Pre至放大周期Sens的晶体管发生在对于PMOS晶体管T1之预先充电信号EQX的转变至高位准而对于NMOS晶体管T2之预先充电信号EQZ的转变至低位准，实际上同时使得PMOS晶体管T1与NMOS晶体管T2不导通。在此，用语”实际上同时”表示相同的时间包含藉由用于逻辑反相电路或相似物的延迟的时间差异以由一个信号产生具有反相之另一个信号。

一般而言，MOS晶体管之切换控制系藉由施加电平的转变至闸极端以及该电压转变导致经由闸极-源极之电容耦合而晶体管具有之闸极-汲极寄生电容影响源极端与/或汲极端的电平。当源极与汲极端具有较小的电容时，在源极端与汲极端之电压转变之影响变得很重大。

特别地，在预先充电操作完成之后在电流电压转换操作中发生问题；也就是，这些预先充电电路之寄生电容连接至输出端SAIN引起在内部节点的潜在改变的延迟，以响应差分放大电路5之电流输入，作为来自内存之数据(输出端SAIN必须高度敏感以为了电流电压转换，改变由内存单元之小电流，其中单元电容与数据线、位线等之总电容的比例是非常小的)，该数据可造成速度上或电流感测的敏感性的恶化。

当PMOS晶体管T1与NMOS晶体管T2实际上同时变成非导通时，预先充电信号EQX与EQZ位准转变经由这些晶体管之寄生电容引起电容耦合至具有小电容之输出端SAIN。

在先前技术的范例中(先前技术A)，预先充电电路仅由PMOS晶体管形成，施加预先充电信号EQX至该晶体管以控制导通，当使晶体管非导通时源自于转变至高位准之电容耦合可引起在输出端SAIN的正电压波动(图2中，(1)，A1)。在另一个先前技术的范例中(先前技术B)，预先充电电路仅由NMOS晶体管形成，施加预先充电信号EQZ至该晶体管以控制导通，当使晶体管非导通时源自于转变至低位准之电容耦合可引起在输出端SAIN的负电压波动(图2中，(2)，A2)。当每个晶体管制造成较大的以符合保证电流驱动性与相似之需求时，藉由电容耦合所引起之这些电压波动将仍然较大。

相反的，藉由关于显示于图2之本实施例之控制，平行连接PMOS晶体管T1与NMOS晶体管T2系控制以实际上在同时为导通/非导通。因为各自的预先充电信号EQX与EQZ系彼此反相，发生在信号位准转换之电容耦合彼此偏移(offset)而在输出端SAIN的电压波动系抑制至可忽略的位准。

在放大周期Sens开始时，输出端SAIN之预先充电电平不会波动。后来的差分放大电路5的放大操作，受输出端SAIN电平改变之影响，其依照数据电流Idata是否存在而可或不可发生，可开始于可读取时序T0，其系于放大周期Sens之开始之最早可读取时序。

在此，可读取时序T0指出时序，当输出端SAIN电平(由具有放大周期Sens开始的预先充电电平开始下降(当数据电流Idata流动时))变得低于差分放大电路5的参考电压Vref时。在时序T0之后，差分放大电路5执行放大操作并可由内存输出数据，作为数据OUT。

本实施例可避免不利的情况，例示如下：如先前技术A之波形图指示，输出端SAIN之预先充电电平的正电压波动延长可读取时序T1；如先前技术B之波形图指示，输出端SAIN之预先充电电平的负电压波动到电压落到低于参考电压Vref的程度以造成读取错误。

图3系关于第二控制方法，用于转换由半导体内存区域100读取的数据电流Idata至电压值并藉由差分放大电路5放大电压。

储存信息的读取包括放大电压的放大周期Sens，其中由内存之数据电流系转换至该电压而该预先充电周期Pre在该放大周期Sens之前。在第二控制方法中，在预先充电周期Pre中，在PMOS晶体管T1成为非导通之前，使NMOS晶体管T2成为非导通。在图3中，当PMOS晶体管T1与NMOS晶体管T2是导通时，周期系标记为P/N-ON周期，而当NMOS晶体管T2变成非导通之后PMOS晶体管T1为导通时，周期系标记为P-ON周期。

如图2所描述，藉由实际上同时使得PMOS晶体管T1与NMOS晶体管T2不导通，电容耦合源自于预先充电信号EQX与EQZ的电压转变彼此偏移且电压波动被抑制。然而，可推测PMOS晶体管T1与NMOS晶体管T2是不同大小与结构并具有在每个晶体管与输出端SAIN之间的不同寄生电容。在此情况中，电容耦合的部分彼此偏移，但一些电容耦合可保留，使输出端SAIN的预先充电电平波动。

图3描述的第二控制方法系因为不同晶体管的寄生电容而企图消除在输出端SAIN处保留的电压波动。

如上所述，共同数据线N3与具有大量布线电容的位线的预先充电电平系足够低于电平VCC-VTN而这些线系经由NMOS晶体管T3充电。在此，一般而言，在电平VCC-VTN与共同资线N3、位线等的预先充电电平之间的电压差系多于在输出端处负电压波动的宽度，当使NMOS晶体管T2成为非导通时，预先充电信号EQZ转变至低位准。因此，电容耦合源自于预先充电信号EQZ转变至低位准仅造成输出端SAIN的电平波动，但不影响共同数据线N3的电平(图3，(2))。

考虑到输出端SAIN的小电容，故在输出端SAIN的电压波动应为大的。然而，在此情况的电压波动可在后续P-ON周期期间，藉由经由PMOS晶体管T1充电该端获得补偿。因为输出端SAIN的小电容，即使当PMOS晶体管T1是小的，输出端SAIN可充电直到与在预定P-ON周期期间电源电压VCC相等的预先充电电平。此外，根据PMOS晶体管T1的电流驱动性，P-ON周期可变短。

在P-ON周期的末尾，预先充电信号EQX转变至高位准发生以使PMOS晶体管T1成为非导通。然而，因为PMOS晶体管T1可成为小结构，源自于电容耦合的正电压波动可减小至小范围的电压。

在此，在本实施例之电路组态中(图1)，当由内存单元读取数据时，其二进制状态依据数据电流Idata是否存在而定，数据电流Idata流向放电电荷储存作为在输出端SAIN的布线电容。读取储存信息的顺序系控制如下：在放大周期Sens跟随预先充电周期Pre直到电源电压VCC期间，当没有数据电流Idata流动时，输出端SAIN维持在预先充电电平；当有数据电流Idata流动时，输出端SAIN的电压系藉由差分放大电路5的差分放大而由预先充电位准逐渐步降。

特别地，在正电压波动之后，当数据电流Idata流动时，电压下降由高于电源电压VCC之电压开始而读取数据可正常地执行在可读取时序T1(图2)，虽然需要较久于最早可读取时序T1(图2)的完成。相反的，当没有数据电流Idata流动时，负电压波动到输出端SAIN电平降到低于参考电压Vref使数据读取操作失能的程度。总之，这造成了数据读取错误。

因此，根据描述在图3之第二控制方法，在输出端SAIN之负电压波动可恢复且来自内存的数据必然可被读取。

如在上文中所详细说明，根据本实施例，藉由具有高电流驱动性的NMOS晶体管T2的供应当作为了预先充电输出端SAIN的晶体管，该输出端SAIN系转换节点以转换数据电流Idata至电压值，输出端SAIN可快速的被提供能量以接近电源电压VCC并能减少依附在输出端SAIN的闸极-源极寄生电容。用以预先充电操作的晶体管可成为小型并增强感测数据电流Idata(作为电流电压转换电路1之输入电流)的速度或敏感性。

除了NMOS晶体管T2之外，PMOS晶体管T1系在组态上与该晶体管T2平行连接，使得输出端SAIN的电压可预先充电直到电源电压VCC，其可被限制在小于临界电压VTN之电源电压VCC的位准，当仅藉由NMOS晶体管T2充电时。此外，当预先充电操作结束时欲使晶体管非导通，对于PMOS晶体管T1之预先充电信号EQX系由低电平触发(toggled)至高电平而对于NMOS晶体管T2之预先充电信号EQZ系从高电平触发至低电平。因为对于这些晶体管之预先充电信号EQX与EQZ的转变系在相反方向，电容耦合动作经由寄生电容，造成输出端SAIN的电平彼此偏移。同样的，当NMOS晶体管T2变成非导通时电容耦合效应可藉由使PMOS晶体管T1导通而吸收。因为预先充电电压是电源电压VCC而不是小于临界电压VTN之电源电压VCC，操作余裕可被保证在宽的操作电压范围，即使当低电源电压广泛的应用逐步发展时，可预防当预先充电操作的晶体管变成非导通时的转变错误。

藉由平行排列PMOS晶体管T1与NMOS晶体管T2以预先充电输出端SIAN至在电流电压转变电路1的电源电压VCC，当个别的使用任一导通晶体管1彼此偏压时，可看出其缺点，而理想的电流电压转换电路可实现以增进电流感测的速度与敏感性，当实现小型电路的快速预先充电时，即使具有低电源电压亦可保证足够的操作余裕。

不用说，本发明并不限制于上述实施例而可改进与修改于各种形式而不脱离本发明的精神。

举例而言，虽然本发明采取组态，其中提供差分放大电路5，与电流电压转换电路1，如之前讨论的范例，但本发明并非限制而可根据先前技术以相似的方式应用至揭露的电流感测放大电路200的电路。一般而言，本发明在预先充电电流电压转换节点至高电平之后，可应用至藉由由充电的转换节点放电电荷至预先充电电平来转换电流值至电压值的电路，其受是否输入电流存在所影响。

此外，显示于图1之电流电压转换电路1与差分放大电路5可被装配至位线BL(0)至BL(n)。

此外，电源电压VCC可为外部电源电压本身或使用一般熟知之电源步降技术之内部电源电压。

而且，当本实施例利用PMOS晶体管与NMOS晶体管为讨论之范例时，本发明并不限制于MOS晶体管而可应用以相似的方式至其它型态的晶体管，如金属/绝缘体/金属(Metal/Insulator/Metal，MIM)型态与形成在半导体基板上之金属/绝缘体/半导体(Metal/Insulator/Semiconductor，MIS)型态晶体管。可使用任何垂直、沟槽、与多层型态的晶体管结构。

工业应用

很明显的由上述描述中，根据本发明，提供电流电压转换电路、非易失性半导体内存装置、与电流电压转换方法，可实现增强速度或电流感测敏感度与预先充电在较高的速度与小型的电路中，而预防了在电流电压转换过程中的转换错误，与在低电源电压下运作良好系为可能的。

Claims (9)

1.一种电流电压转换电路，其中与输入电流位准成比例的电压经由该电流电压转换电路从电源电压步降并从那里输出，该电流电压转换电路包括：

转换节点，其电压初始于电源电压并与该输入电流位准成比例地步降；

N型晶体管，连接在该转换节点与电源电压节点之间并在该转换节点的初始化操作之后立刻转为导通；以及

P型晶体管，连接在该转换节点与该电源电压节点之间并在该转换节点的初始化操作之后立刻转为导通。

2.根据权利要求1所述的电流电压转换电路，进一步包括输入部分，该输入部分接收该输入电流并转换该转换节点的电平至与该电源电压的电平相比的较低位准，以便在该转换节点的该初始化操作的同时在该输入电流的路线上初始化负载。

3.根据权利要求1或2所述的电流电压转换电路，其中：

该N型晶体管在该初始化操作的初始阶段使该转换节点的电平接近于该电源电压的电平；以及

该P型晶体管在该初始化操作的最后阶段调节该转换节点的电平至该电源电压的电平。

4.根据权利要求3所述的电流电压转换电路，其中该N型晶体管的电流驱动性高于该P型晶体管的电流驱动性。

5.根据权利要求3所述的电流电压转换电路，其中在该N型晶体管转为非导通之后，该P型晶体管保持导通状态。

6.一种非易失性半导体存储装置，其中经由该非易失性半导体存储装置，储存在选择存储单元中的存储信息被读出作为信息电流的存在/不存在，该非易失性半导体存储装置包括：

转换节点，其电压初始化于电源电压并与来自该电源电压的该信息电流的位准成比例地步降至电平；

N型晶体管，连接在该转换节点与电源电压节点之间，并在该转换节点的初始化操作之后立刻转成导通；

P型晶体管，连接在该转换节点与该电源电压节点之间，并在该转换节点的初始化操作之后立刻转为导通；

以低于该电源电压的电平初始化的数据线，该信息电流经由该数据线流动；以及

输入部分，其连接该转换节点与该数据线以传播该信息电流至该转换节点，并转换该转换节点的电平至与该电源电压的电平相比的较低位准，以便在该转换节点的该初始化操作的同时初始化该数据线。

7.根据权利要求6所述的非易失性半导体存储装置，其中该N型晶体管在该初始化操作的初始阶段使该转换节点的电平接近于该电源电压的电平；以及

该P型晶体管在该初始化操作的最终阶段调节该转换节点的电平至该电源电压的电平。

8.根据权利要求6所述的非易失性半导体存储装置，其中该N型晶体管的电流驱动性高于该P型晶体管的电流驱动性。

9.根据权利要求6所述的非易失性半导体存储装置，其中在该N型晶体管转为非导通之后，该P型晶体管保持导通状态。

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