CN1993889B - 组合逻辑电路 - Google Patents

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Abstract

一种组合逻辑电路，包括第一逻辑块(B1)，其通过第一电阻器装置(R1)以及通过第二电阻器装置(R2)耦合到电源端(VDD)，以分别接收第一和第二电源电流(I11，I12)。该电路还包括第二逻辑块(B2)，其通过第一电阻器装置(R1)以及通过第二电阻器装置(R2)耦合到电源端(VDD)，以分别接收第三和第四电源电流(I22，I21)。第一输出端(Q-)耦合到第一块(B1)和第一电阻器装置(R1)。第二输出端(Q+)耦合到第二逻辑块(B2)和第二电阻器装置(R2)。第一电流源(I0)至少耦合到第一输出端(Q-)和/或第二输出端(Q+)之一，以通过第一电阻器装置(R1)提供第一电源电流(I1)，其基本等于通过第二电阻器装置(R2)的第二电源电流(I2)。

Description

组合逻辑电路
技术领域
本发明涉及一种组合逻辑电路。
背景技术
逻辑电路被大规模地使用于不同的应用中。逻辑电路的总体发展趋势是提高开关速度和降低电源电压，使芯片内维持合理的功率损耗。此外，为了获得信号的最大输出摆幅，也增加了差分输入差分输出电路的使用。
根据上述的发展趋势，人们引入了电流控制的CMOS电路。美国专利US6,424,194A公开了一族由常规的CMOS工艺技术制造的、使用电流控制CMOS逻辑的逻辑电路。各种逻辑电路实现为反相器/缓冲器、电平转换器、NAND(与非)门、NOR(或非)门、XOR(异或)门等。可以看到，当电路具有超过一个的输入差分信号时，在正相电源端VDD和地电位间就有晶体管的三个电平，例如当考虑两个输入的电路时，其为电流源电平、第一输入电平和第二输入电平。由于层叠，电源电压不能降低到低于VGS+2(VGS-VT)+ΔV，其中VGS是一个CMOS晶体管的栅源电压，VT是该过程的阈值电压，ΔV是电阻器R上的电压降，R耦合在层叠式晶体管和正相电源端之间。在栅极的一个输出提供虚晶体管用于在两个输出处匹配负载条件。我们看到，由于制造工艺过程的差异，输出晶体管的漏极的共模电压电平也不同，这可以产生额外的噪声，并限制了最大的输出摆幅。
发明内容
因此，本发明的目的是提供一种组合逻辑电路，它能产生大输出摆幅。用一个器件来实现这个目的，该器件包括：
第一逻辑块，通过第一电阻器装置以及通过第二电阻器装置耦合到电源端，以分别接收第一和第二电源电流，
第二逻辑块，通过第一电阻器装置以及通过第二电阻器装置耦合到电源端，以分别接收第三和第四电源电流，
第一输出端，耦合到第一块和第一电阻器装置，
第二输出端，耦合到第二逻辑块和第二电阻器装置，以及
电流源，至少耦合到第一输出端和/或第二输出端之一，以通过第一电阻器装置提供第一电源电流，基本等于通过第二电阻器装置的第二电源电流。
可以看出，第一输出端的直流电平为VDD-R1*I1，以及第二输出端的直流电平为VDD-R2*I2。我们希望使第一输出端的直流电平等于第二输出端的直流电平以获得相对较大的共模抑制比。电流源确定位于输出的相同直流电平，因此就增加了电路的共模抑制比。这样直接的结果是，输出噪声减小了，输出摆幅增加了。
在本发明的一个实施例中，电路第一逻辑块和第二逻辑块是基本相同的。当采用基本相同的电路时，设计过程所需要的时间缩短了。而且，第一和第二电阻器装置优选是具有相等电阻的电阻器。在一个实施例中，每一个块都包括与第二晶体管并联耦合的第一晶体管，每一个晶体管接收各自的第一单端逻辑信号和第二单端逻辑信号，所述晶体管进一步被耦合到电流源和第三晶体管，该第三晶体管由直流信号控制，这个直流信号基本等于各自的第一和第二单端信号的逻辑高(HIGH)电压电平和逻辑低(LOW)电压电平之间的平均电压电平。具有两个基本相同的块简化了电路的设计和运行。在理想情况下，输出信号的中点为电路电源电压的一半，输出信号相对那个电压值是对称的。由于在电路制造中的技术工艺，该中心线不再理想并且输出摆幅也减小了。为了在电路的输出得到最大的摆幅，施加一个直流信号作为电路的阈值电压，该直流信号基本由输入信号的电平决定。在该应用中，考虑如果让它们各自的漏极或集电极相互耦合并让它们各自的源极或发射极相互耦合，则两个晶体管并联耦合。
在本发明的另一个实施例中，每个逻辑块都接收差分信号的第一和第二分量的组合，基本上，第一和第二分量彼此间是反相的。当使用差分输入信号时这个实施例尤其适合。其进一步的优点在于我们还可以将适用于单端信号的块结构用于差分信号。
在本发明的另一个实施例中，每个逻辑块包括耦合到第二电路的第一电路，每个电路包括与第二晶体管并联耦合的第一晶体管，所述晶体管进一步耦合到第三晶体管，所述晶体管可以由差分信号的一些第一和第二分量控制。在一个具体应用中，该电路实现差分XOR逻辑功能，这尤其分别适用于高速通讯网络中数据和时钟的恢复块。
这些实施例涉及MOS技术中除了使用n沟道以外的实施，但本发明的原理在做必要的修正后还可以用于其他的技术，例如GaAs，SiGe等和/或用其他类型的晶体管作为p沟道类型的晶体管、PNP或NPN晶体管等。这样，栅极、源极、漏极端子就分别相应于基极、发射极和集电极。
附图说明
本发明上述的和其他的特点和优点可以参照附图用下面的本发明的典型实施例的描述来阐明，其中：
图1描述了依照本发明的组合逻辑电路的框图，
图2描述了依照本发明的逻辑块的一个具体实施，
图3描述了依照本发明的一个差分输出AND电路的一个实施例，
图4描述了依照本发明的一个差分输出OR电路的一个实施例，
图5描述了依照本发明的一个差分输出XOR电路的一个实施例，
图6描述了依照本发明的一个差分输入差分输出AND电路的一个实施例，
图7描述了依照本发明的一个差分输入差分输出OR电路的一个实施例，
图8描述了依照本发明的一个差分输入差分输出XOR电路的一个实施例，
图9描述了依照本发明的一个能提供直流信号来控制逻辑块的电路。
具体实施方式
图1描述了依照本发明的组合逻辑电路的框图。该电路包括第一逻辑块B1，它通过第一电阻器R1以及通过第二电阻器R2耦合到电源端VDD，以分别接收第一和第二电源电流I11，I12。该电路还包括第二逻辑块B2，它通过第一电阻器R1以及通过第二电阻器R2耦合到电源端VDD，以分别接收第三和第四电源电流I22，I21。
第一输出端Q-耦合到第一块B1和第一电阻器R1。第二输出端Q+耦合到第二逻辑块B2和第二电阻器R2。第一电流源IO通过第一电阻器R1耦合到第一输出端Q-上以提供第一电源电流I1，其基本上等于通过第二电阻器R2的第二电源电流I2。可以看到，第一输出端的直流电平为VDD-R1*I1，第二输出端的直流电平为VDD-R2*I2。为了得到相对较大的共模抑制比，希望第一输出处的直流电平等于第二输出处的直流电平。电流源确定位于输出的相同直流电平，并因此增加了电路的共模抑制比。这样直接的结果是输出噪声被减少了，输出摆幅增加了。优选地，电路第一逻辑块B1与第二逻辑块B2基本相同。当使用基本相同的电路时，可以缩短花费在设计过程中的时间。
图2描述了依照本发明的逻辑块的一个具体实例。每一个块包括并联耦合到第二晶体管M2的第一晶体管M1，即相应的漏极端子相互连接并且相应的源极端子相互连接。每个晶体管接收各自的第一单端逻辑信号A和第二单端逻辑信号B。单端信号与差分信号是相对的。所述晶体管被进一步耦合到第三个晶体管M3上，其由一个直流信号VCM来控制。直流信号VCM基本等于逻辑HIGH电压电平和逻辑LOW电压电平之间的平均电压电平，并且其可以由图9中所示的电路来产生。
图9描述了依照本发明的一个能提供直流信号来控制逻辑块的电路。该电路包括一对差分晶体管Mi1和Mi2，当使用MOS晶体管时，每一个晶体管包括源极、漏极和栅极。晶体管彼此基本相同，并且它们的漏极通过各自基本相同的电阻器RL耦合到电源端VDD上。理想情况下，晶体管漏极上的直流电位是相等的，因此没有直流电流流过两个串联耦合的、基本相等的共模电阻RCM1和RCM2。在晶体管的栅极上施加差分信号In+和In-。在整流(commutation)中，当一个晶体管的漏极处于HIGH状态，即提供一个HIGH电压时，其他晶体管的漏极处于LOW状态，即提供一个LOW电压。这样，电压VCM具有HIGH电压与LOW电压之间的平均电压电平。实际上，共模电阻器的阻值基本大于耦合到晶体管漏极上的电阻器RL的阻值。
回到图2中，第一晶体管M1和第二晶体管M2起着开关的作用，用于耦合到它们的源极上的电流源IO。在应用中，图2中的电路应该被耦合到一个由电源VDD供电的电压上，并且晶体管的漏极端子OUT1和OUT2应该通过电阻器被耦合到那里。用表1中所示的两个相同的构件块可以实现不同的组合逻辑功能。在表1中，A+表示一个逻辑信号，A-表示反相的逻辑信号。表1中电路的实际实施在图3、图4和图5中示出。
Figure G2005800256106D00051
表1
可以看出，相应于HIGH逻辑电平的电压是VDD-R*IO，相应于LOW逻辑电平的电压是VDD-2*R*IO。因此，输出电压摆幅由R*IO来决定。更大的摆幅给出了位于输出处的更低的共模电压。这与低电源电压的要求相矛盾。大约400mVpp...600mVpp的差分逻辑摆幅应该足够用于高速应用，例如高速串行通讯。
表2
在表2中，VCM1表示块B1的控制电压，VCM2表示块B2的控制电压。所述功能的实际实施在图6和图7中示出。
图8描述了依照本发明的一个差分输入差分输出XOR电路的一个实例。可以看出，电路包括图2中所示的4个块。第一逻辑块包括具有它们各自的电流源IO的晶体管M1-M6，第二逻辑块包括具有它们各自的电流源IO的晶体管M7-M12。我们可以看到，包含晶体管Mi、Mi+1、Mi+2(i＝1，4，7，10)且耦合到它们相应的电流源上的电路与图2中描述的电路相同。
需要注意的是，本发明的保护范围不限于这里所描述的实施例。本发明的保护范围也不受权利要求书中的附图标记限制。词语“包括”不排除超出权利要求书中提及的其他部分。在元件前面的词语“一个”不排除有多个这些元件。构成部分本发明的装置可以用专用的硬件或可编程的处理器的形式来实现。本发明在于每一新特征或各特征的组合。

Claims (5)

1.一种组合逻辑电路，包括：
第一逻辑块(B1)，通过第一电阻器装置(R1)以及通过第二电阻器装置(R2)耦合到电源端(VDD)，以分别接收第一和第二电源电流(I11，I12)，
第二逻辑块(B2)，通过第一电阻器装置(R1)以及通过第二电阻器装置(R2)耦合到电源端(VDD)，以分别接收第三和第四电源电流(I22，I21)，
第一输出端(Q-)，耦合到第一逻辑块(B1)和第一电阻器装置(R1)，
第二输出端(Q+)，耦合到第二逻辑块(B2)和第二电阻器装置(R2)，以及
第一电流源(I0)，其至少耦合到第一输出端(Q-)和/或第二输出端(Q+)之一，以通过第一电阻器装置(R1)提供第一电源电流(I1)，所述第一电源电流(I1)等于通过第二电阻器装置(R2)的第二电源电流(I2)，
其中第一电阻器装置(R1)和第二电阻器装置(R2)是具有相等电阻的电阻器；以及
每一个逻辑块包括并联耦合到第二晶体管(M2)的第一晶体管(M1)，每个晶体管接收各自的第一单端逻辑信号(A)和第二单端逻辑信号(B)，所述第一和第二晶体管被进一步耦合到第三晶体管(M3)，所述第三晶体管(M3)由直流信号(VCM)来控制，该直流信号(VCM)等于逻辑高电压电平和逻辑低电压电平之间的平均电压电平。
2.如权利要求1所述的电路，其中第一逻辑块(B1)和第二逻辑块(B2)是相同的。
3.如权利要求1所述的电路，其中所述第一、第二和第三晶体管通过提供与第一电流源(I0)提供的电流相等的电流的第二电流源(I01)来供电。
4.如权利要求1所述的电路，其中每一个逻辑块(B1，B2)接收差分信号的第一和第二分量(A+，A-；B+，B-)的组合，该第一和第二分量是互相反相的。
5.如权利要求3所述的电路，其中所述第一和第二晶体管由由各自的正相或反相单端逻辑信号(A+，A-；B+，B-)控制。
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