JP6294288B2 - 論理回路及び論理回路の制御方法 - Google Patents

Description

本発明は、論理回路及び論理回路の制御方法に関し、特に、排他的論理和回路及びそれに関連する論理回路の構成に関する。

高速な排他的論理和（ＥＸ−ＯＲ：Exclusive OR）回路を基板上に配置する際には、高速なＥＸ−ＯＲ回路を含むディスクリートロジックＩＣ（Integrated Circuit）が必要となる。しかし、例えば動作周波数が１００ＭＨｚ（Mega Hz）以上の、高速なＥＸ−ＯＲ回路のディスクリートロジックＩＣは一般的に流通していない。

このため、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field-Programmable Gate Array）を用いてＥＸ−ＯＲ回路が構成される場合がある。あるいは、高速なシリアルデータを低速なパラレルデータに変換した後にＥＸ−ＯＲ処理を行う場合もある。さらに、論理和（ＯＲ）回路や論理積（ＡＮＤ）回路を組み合わせてＥＸ−ＯＲ回路が構成される場合もある。

本発明に関連して、特許文献１及び特許文献２には、ＥＸ−ＯＲ回路に関する技術が記載されている。

特開平０３−１７１８１８号公報 特開平０４−１８６９２３号公報

しかしながら、ＡＳＩＣやＦＰＧＡ、あるいはシリアル／パラレル変換回路によって実現されるＥＸ−ＯＲ回路には、高速である一方で、構成が複雑であり価格が高いという課題がある。また、論理和（ＯＲ）回路や論理積（ＡＮＤ）回路に関しても、安価で高速なディスクリートロジックＩＣは一般的に流通していないため、ＯＲ回路とＡＮＤ回路との組合せによって高速なＥＸ−ＯＲ回路を構成することも困難である。そして、特許文献１及び特許文献２は、簡単な構成で安価で高速な論理回路を実現するための技術を記載していない。
（発明の目的）
本発明は、簡単な構成により、安価で高速な論理回路を実現することを目的とする。

本発明の論理回路は、電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力し、第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する第１の抵抗ネットワークを含む第１のブロックと、
反転入力に第１信号が入力され、非反転入力に０を超えＶ１未満の電圧Ｖ２が入力され、第１信号の電圧とＶ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する、第１のコンパレータと、非反転入力に第１信号が入力され、反転入力にＶ１を超えＶｄｄ未満の電圧Ｖ３が入力され、第１信号の電圧とＶ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する、第２のコンパレータと、第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する第２の抵抗ネットワークと、を含む第２のブロックと、
反転入力及び非反転入力の一方に第４信号が入力され、他方に０を超えＶ４未満の電圧Ｖ５が入力され、第４信号の電圧とＶ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する第３のコンパレータを含む第３のブロックと、
を備える。

本発明の論理回路の制御方法は、電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、
第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力し、
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力し、
第１のコンパレータを用いて、反転入力に入力された第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力し、
第２のコンパレータを用いて、非反転入力に入力された第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力し、
第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力し、
第３のコンパレータを用いて、反転入力及び非反転入力の一方に入力された第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する、ことを特徴とする。

論理回路の制御プログラムは、論理回路のコンピュータに、
電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力する手順、
第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力する手順、
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する手順、
反転入力に入力された第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する手順、
非反転入力に入力された第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する手順、
第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力する手順、
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する手順、
反転入力及び非反転入力の一方に入力された第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する手順、
を実行させる。

本発明は、簡単な構成により、安価で高速な論理回路を実現できる。

第１の実施形態のＥＸ−ＯＲ回路１００の回路図の例である。 ＥＸ−ＯＲ回路２０の論理を示す図である。 第１のブロック１０１の回路図の例である。 第２のブロック１０２の回路図の例である。 第３のブロック１０３の回路図の例である。 第２の実施形態のＮＥＸ−ＯＲ回路２００の回路図の例である。

以下の実施形態では、一般的に流通している高速なディスクリートコンパレータＩＣと受動素子である抵抗とのみを用いて高速なＥＸ−ＯＲ回路及びＮＥＸ−ＯＲ（ＮｏｔＥＸ−ＯＲ）回路を実現する形態について説明する。ディスクリートコンパレータＩＣには数十ＧＨｚ（Giga Hz）のクロックでも動作するものが存在する。このため、各実施形態のＥＸ−ＯＲ回路は高速な動作が可能である。

（第１の実施形態）
第１の実施形態について図１を参照して詳細に説明する。図１は、本発明の第１の実施形態のＥＸ−ＯＲ回路１００の回路図の例である。ＥＸ−ＯＲ回路１００は、抵抗ａ６、ａ７、ｂ１１及びｂ１２、コンパレータ３〜５を備える。抵抗ａ６と抵抗ａ７との抵抗値は等しく、抵抗ｂ１１と抵抗ｂ１２との抵抗値は等しい。ＥＸ−ＯＲ回路１００は、図１に示すように、コンパレータと抵抗とを用いて構成される。ＥＸ−ＯＲ回路１００において、コンパレータ３〜５の電源電圧はいずれもＶｄｄ（Ｖｄｄ＞０）である。コンパレータ３〜５は、入力電圧の比較結果に基づいてＶｄｄ又は０の電圧を出力する。すなわち、コンパレータ３〜５はそれぞれ非反転入力及び反転入力を備え、非反転入力の電圧が反転入力の電圧よりも高い場合の出力電圧はＶｄｄであり、反転入力の電圧が非反転入力の電圧よりも高い場合の出力電圧は０である。これは、一般的なコンパレータの動作である。

ＥＸ−ＯＲ回路１００には、ＩＮＡ１とＩＮＢ２との２つの信号が入力される。ＩＮＡ１及びＩＮＢ２は、いずれも２値の正論理信号であり、論理が「０」の場合の電圧は０（Ｌｏ）であり、論理が「１」の場合の電圧はＶｄｄ（Ｈｉ）である。

図１の上部に示された表は、回路の各部の信号の、Ｖｄｄで正規化された電圧を示す。すなわち、表中において、「０」、「０．５」、「１」は、信号の電圧がそれぞれ０、０．５×Ｖｄｄ、Ｖｄｄであることを示す。後に説明する図２〜図６中の表においても、信号の電圧はＶｄｄで正規化されて示される。図１中の表は、ＩＮＡ１及びＩＮＢ２が入力された場合の各部の値を同じ行に示す。詳細は、図３〜図５において説明する。

ＩＮＡ１は抵抗ａ６の片端に入力され、ＩＮＢ２は抵抗ａ７の片端に入力される。抵抗ａ６の他端と抵抗ａ７の他端とは接続される。この接続点に生じる信号をＶｃｏｎｔ８と呼ぶ。Ｖｃｏｎｔ８は、コンパレータ３の−（マイナス）側入力とコンパレータ４の＋（プラス）側入力にそれぞれ接続される。各コンパレータの−側入力は反転入力であり、＋側入力は非反転入力である。

コンパレータ３の＋側入力には電圧Ｖｒｅｆ１４が印加される。Ｖｒｅｆ１４は、Ｖｄｄの０．２５倍の電圧を持つ。コンパレータ３の出力をＯＵＴ９と呼ぶ。

コンパレータ４の−側入力には電圧Ｖｒｅｆ１５が印加される。Ｖｒｅｆ１５は、Ｖｄｄの０．７５倍の電圧を持つ。コンパレータ４の出力をＯＵＴ１０と呼ぶ。

ＯＵＴ９は抵抗ｂ１１の一端に接続され、ＯＵＴ１０は抵抗ｂ１２の一端に接続される。抵抗ｂ１１の他端と抵抗ｂ１２の他端とは接続される。この接続点に生じる電圧をＶｃｏｎｔ１３と呼ぶ。

Ｖｃｏｎｔ１３はコンパレータ５の−側入力に接続される。コンパレータ５の＋側入力には電圧Ｖｒｅｆ１６が印加される。Ｖｒｅｆ１６は、Ｖｄｄの０．２５倍の電圧を持つ。コンパレータ５の出力をＥＸＯＲ−ＯＵＴ１７と呼ぶ。ＥＸＯＲ−ＯＵＴ１７は、ＥＸ−ＯＲ回路１００の出力である。

コンパレータ３及び５のリファレンス電圧であるＶｒｅｆ１４及びＶｒｅｆ１６は、上述のように、コンパレータの電源電圧Ｖｄｄの０．２５倍であることが好ましい。しかし、Ｖｒｅｆ１４及び１６は０＜（Ｖｒｅｆ１４、１６）＜（Ｖｄｄ×０．５）の範囲にあってもよい。同様に、コンパレータ４のリファレンス電圧であるＶｒｅｆ１５は電源電圧（Ｖｄｄ）の０．７５倍であることが好ましい。しかし、Ｖｒｅｆ１５は（Ｖｄｄ×０．５）＜Ｖｒｅｆ１５＜Ｖｄｄの範囲にあってもよい。

（動作の説明）
第１の実施形態のＥＸ−ＯＲ回路の動作について詳細に説明する。図２は、一般的なＥＸ−ＯＲ回路２０の論理を示す図である。図２において、ＩＮＡ２１及びＩＮＢ２２はＥＸ−ＯＲ回路２０の入力であり、ＯＵＴ２３はＥＸ−ＯＲ回路２０の出力である。入力と出力との論理を（ＩＮＡ２１，ＩＮＢ２２）＝ＯＵＴ２３で示すと、（０，０）＝０、（０，１）＝１、（１，０）＝１、（１，１）＝０である。図２のＥＸ−ＯＲ回路２０の論理演算が図１のＥＸ−ＯＲ回路１００で実現されることを以下に説明する。

ＥＸ−ＯＲ回路１００の動作を、入力側から順に第１〜第３のブロック１０１〜１０３に分割して説明する。図３は、ＥＸ−ＯＲ回路１００の第１のブロック１０１の回路図の例である。第１のブロック１０１は、図１で説明した抵抗ａ６及びａ７を含む。ＩＮＡ１とＩＮＢ２との間に抵抗値が等しい抵抗ａ６と抵抗ａ７とを接続することにより、入力ＩＮＡ１とＩＮＢ２との間の電圧は抵抗ａ６及び抵抗ａ７により分割される。すなわち、論理「１」の時の電圧を１（すなわちＶｄｄ）、論理「０」の時の電圧を０とし、ＩＮＡ１とＩＮＢ２との電圧の組合せを（ＩＮＡ１，ＩＮＢ２）とすると、（ＩＮＡ１，ＩＮＢ２）＝（０，０）の時はＶｃｏｎｔ８の電圧は０となる。また、（ＩＮＡ１，ＩＮＢ２）＝（０，１）又は（１，０）の時はＶｃｏｎｔ８の電圧は０．５Ｖｄｄとなり、（ＩＮＡ１，ＩＮＢ２）＝（１，１）の時はＶｃｏｎｔ８の電圧はＶｄｄとなる。図３中の表におけるＶｃｏｎｔ８の値は、同じ位置の行に記載された（ＩＮＡ１，ＩＮＢ２）に対応する値を示す。

図４は、ＥＸ−ＯＲ回路１００の第２のブロック１０２の回路図の例である。第２のブロック１０２は、図１で説明したコンパレータ３及び４、並びに抵抗ｂ１１及びｂ１２を含む。コンパレータ３及び４には、第１のブロックの出力であるＶｃｏｎｔ８が入力される。上述したように、Ｖｃｏｎｔ８の電圧は、０、０．５Ｖｄｄ又はＶｄｄである。

コンパレータ３は、Ｖｃｏｎｔ８の電圧とＶｒｅｆ１４の電圧とを比較する。Ｖｒｅｆ１４＝０．２５Ｖｄｄである。Ｖｃｏｎｔ８はコンパレータ３の−側に接続されているため、Ｖｃｏｎｔ８＝０の時はＯＵＴ９＝Ｖｄｄとなり、Ｖｃｏｎｔ８＝０．５Ｖｄｄ又はＶｃｏｎｔ８＝Ｖｄｄの時は、ＯＵＴ９＝０となる。

コンパレータ４は、Ｖｃｏｎｔ８の電圧とＶｒｅｆ１５の電圧とを比較する。Ｖｒｅｆ１５＝０．７５Ｖｄｄである。Ｖｃｏｎｔ８はコンパレータ４の＋側に接続されているため、Ｖｃｏｎｔ８＝０又は０．５Ｖｄｄの時はＯＵＴ１０＝０となり、Ｖｃｏｎｔ８＝Ｖｄｄの時はＯＵＴ１０＝Ｖｄｄとなる。

ＯＵＴ９とＯＵＴ１０の間には、抵抗値が等しい抵抗ｂ１１と抵抗ｂ１２とが接続される。このため、ＯＵＴ９及びＯＵＴ１０の電圧は抵抗ｂ１１と抵抗ｂ１２とによって分割される。すなわち、（ＯＵＴ９，ＯＵＴ１０）＝（０，０）の時はＶｃｏｎｔ１３＝０となり、（ＯＵＴ９，ＯＵＴ１０）＝（０，１）又は（１，０）の時はＶｃｏｎｔ１３＝０．５Ｖｄｄとなる。図４中の表におけるＯＵＴ９、ＯＵＴ１０及びＶｃｏｎｔ１３の値は、同じ位置の行に記載されたＶｃｏｎｔ８に対応する値を示す。

図５は、ＥＸ−ＯＲ回路１００の第３のブロック１０３の回路図の例である。第３のブロック１０３は、図１で説明したコンパレータ５を含む。コンパレータ５は、Ｖｃｏｎｔ１３の電圧とＶｒｅｆ１６の電圧とを比較する。Ｖｒｅｆ１６＝０．２５Ｖｄｄである。Ｖｃｏｎｔ１３がコンパレータ５の−側に接続されているため、Ｖｃｏｎｔ１３＝０．５Ｖｄｄの時はＥＸＯＲ−ＯＵＴ１７＝０となり、Ｖｃｏｎｔ１３＝０の時はＥＸＯＲ−ＯＵＴ１７＝Ｖｄｄとなる。図５中の表におけるＥＸＯＲ−ＯＵＴ１７の値は、同じ位置の行に記載されたＶｃｏｎｔ１３に対応する値を示す。

結果として、第１〜第３のブロック１０１〜１０３が順に接続された場合、（ＩＮＡ１，ＩＮＢ２）の入力の組合せに対するＥＸＯＲ−ＯＵＴ１７の出力は（０，０）＝０、（０，１）＝１、（１，０）＝１、（１，１）＝０となる。すなわち、ＥＸ−ＯＲ回路１００によって、図２のＥＸ−ＯＲ回路２０の論理構成が実現される。

本実施形態では電圧の比較にディスクリートコンパレータＩＣを用いた例を説明した。しかし、コンパレータ３〜５に代えて、オペアンプ（演算増幅器）やディスクリートコンパレータＩＣ以外の電圧を比較する手段を用いてＥＸ−ＯＲ回路１００を構成してもよい。

以上説明したように、第１の実施形態のＥＸ−ＯＲ回路１００は、動作速度のバリエーションが広いコンパレータと受動素子である抵抗とのみを用いてＥＸ−ＯＲ回路を構成する。その結果、プリント基板上でコンパレータの動作速度を上限とした高速動作可能なＥＸ−ＯＲ回路が実現される。本実施形態のＥＸ−ＯＲ回路は、高速なＥＸ−ＯＲの論理回路を、ＩＣやシリアル／パラレル変換回路を新たに設計することなく構成できるため、ＥＸ−ＯＲ回路を含む電子回路の原価低減が可能であるとともに、電子回路の開発日程を削減できる。

すなわち、第１の実施形態のＥＸ−ＯＲ回路１００は、簡単な構成により、安価で高速な論理回路を実現できる。その理由は、抵抗と高速なコンパレータという、入手が容易で比較的安価な部品のみで論理回路が構成されているからである。

（第１の実施形態の変形例）
第１の実施形態では抵抗ａ６と抵抗ａ７の抵抗値は等しいとした。しかし、ＩＮＡ１とＩＮＢ２との論理に対応するコンパレータ３、４の出力（ＯＵＴ９、１０）の論理が図３及び図４に示した論理となれば、抵抗ａ６と抵抗ａ７との抵抗値は異なっていてもよい。Ｖｒｅｆ１４及びＶｒｅｆ１５の電圧も実施形態に例示した値に限定されない。例えば、ＩＮＡ１とＩＮＢ２との一方の電圧のみがＶｄｄの場合のＶｃｏｎｔ８の電圧が０＜Ｖｒｅｆ１４＜Ｖｃｏｎｔ８＜Ｖｒｅｆ１５＜Ｖｄｄを満たすように抵抗ａ６及びａ７、Ｖｒｅｆ１４及び１５を設定してもよい。

さらに、第１の実施形態では抵抗ｂ１１と抵抗ｂ１２の抵抗値は等しいとした。しかし、ＯＵＴ９とＯＵＴ１０との論理に対応するコンパレータ５の出力（ＥＸＯＲ−ＯＵＴ１７）の論理が図４及び図５に示した論理となる回路であれば、抵抗ｂ１１と抵抗ｂ１２との抵抗値は異なっていてもよい。Ｖｒｅｆ１６の電圧も実施形態に例示した値に限定されない。例えば、ＯＵＴ９とＯＵＴ１０との一方の電圧のみがＶｄｄの場合のＶｃｏｎｔ１３の電圧が０＜Ｖｒｅｆ１６＜Ｖｃｏｎｔ１３＜Ｖｄｄを満たすように抵抗ｂ１１及びｂ１２、Ｖｒｅｆ１６を設定してもよい。

（第２の実施形態）
第２の実施形態として、否定排他的論理和（ＮＥＸ−ＯＲ）回路の構成例について説明する。図６は、本発明の第２の実施形態の否定排他的論理和（ＮＥＸ−ＯＲ）回路２００の回路図の例である。第１の実施形態では、コンパレータと抵抗のみで構成されたＥＸ−ＯＲ回路１００によって、ＥＸ−ＯＲの論理回路を実現した。第２の実施形態では、コンパレータと抵抗のみで構成されたＮＥＸ−ＯＲ回路２００によってＮＥＸ−ＯＲの論理回路が同様に実現できることを示す。

ＩＮＡ３１とＩＮＢ３２は、ＮＥＸ−ＯＲ回路２００への入力信号であり、電圧が０又はＶｄｄである正論理の２値信号である。ＩＮＡ３１が抵抗ａ３６の一端に接続され、ＩＮＢ３２が抵抗ａ３７の一端に接続される。抵抗ａ３６と抵抗ａ３７との抵抗値は等しく、抵抗ｂ４１と抵抗ｂ４２との抵抗値は等しい。抵抗ａ３６の他端と抵抗ａ３７の他端の接続点の信号をＶｃｏｎｔ３８と呼ぶ。

Ｖｃｏｎｔ３８は、コンパレータ３３の−側入力とコンパレータ３４の＋側入力にそれぞれ接続される。コンパレータ３３の＋側入力の電圧はＶｒｅｆ４４であり、Ｖｒｅｆ４４＝０．２５Ｖｄｄである。コンパレータ３３の出力はＯＵＴ３９である。コンパレータ３４の−側入力の電圧はＶｒｅｆ４５であり、Ｖｒｅｆ４５＝０．７５Ｖｄｄである。コンパレータ３４の出力はＯＵＴ４０である。

ＯＵＴ３９は抵抗ｂ４１の一端に接続され、ＯＵＴ４０は抵抗ｂ４２の一端に接続される。抵抗ｂ４１の他端と抵抗ｂ４２の他端とは接続される。この接続点の信号をＶｃｏｎｔ４３と呼ぶ。Ｖｃｏｎｔ４３はコンパレータ３５の−側入力に接続される。コンパレータ３５の＋側入力にはＶｒｅｆ４６が接続される。Ｖｒｅｆ４６＝０．２５Ｖｄｄである。このような構成により、コンパレータ３５からは、ＩＮＡ３１とＩＮＢ３２に対してＮＥＸ−ＯＲ演算を行った結果（ＮＥＸＯＲ−ＯＵＴ４７）が出力される。

コンパレータ３３及び３５のリファレンス電圧であるＶｒｅｆ４４及びＶｒｅｆ４６は、上述のように、コンパレータの電源電圧Ｖｄｄの０．２５倍であることが好ましい。しかし、Ｖｒｅｆ４４及び４６は０＜（Ｖｒｅｆ４４、４６）＜（Ｖｄｄ×０．５）の範囲にあってもよい。同様に、コンパレータ３４のリファレンス電圧であるＶｒｅｆ４５は電源電圧（Ｖｄｄ）の０．７５倍であることが好ましい。しかし、Ｖｒｅｆ４５は（Ｖｄｄ×０．５）＜Ｖｒｅｆ４５＜Ｖｄｄの範囲にあってもよい。

さらに、第２の実施形態においても、第１の実施形態の変形例と同様の変形も可能である。すなわち、ＩＮＡ３１とＩＮＢ３２との一方のみが「１」の場合のＶｃｏｎｔ３８の電圧が０＜Ｖｒｅｆ４４＜Ｖｃｏｎｔ３８＜Ｖｒｅｆ４５＜Ｖｄｄを満たすように抵抗ａ３６及びａ３７、Ｖｒｅｆ４４及び４５を設定してもよい。この場合、抵抗ａ３６及びａ３７の抵抗値は異なっていてもよい。

さらに、ＯＵＴ３９とＯＵＴ４０との一方のみが「１」の場合のＶｃｏｎｔ４３の電圧が０＜Ｖｒｅｆ４６＜Ｖｃｏｎｔ４３＜Ｖｄｄを満たすように抵抗ｂ４１及びｂ４２、Ｖｒｅｆ４６を設定してもよい。この場合、抵抗ｂ４１及びｂ４２の抵抗値は異なっていてもよい。

第２の実施形態のＮＥＸ−ＯＲ回路２００は、第１の実施形態のＥＸ−ＯＲ回路１００と比較して、図６のＶｃｏｎｔ４３を出力する点（図１のＶｃｏｎｔ１３を出力する点）までの動作は同様である。しかし、ＮＥＸ−ＯＲ回路２００では、Ｖｃｏｎｔ４３は、コンパレータ３５の＋側に入力される結果、ＮＥＸＯＲ−ＯＵＴ４７の論理がＥＸ−ＯＲ回路１００と反転される。Ｖｄｄで正規化された各部の電圧は図６の上部に記載した。このように、第２の実施形態のＮＥＸ−ＯＲ回路２００は、ＥＸ−ＯＲ回路１００に対して、簡単な接続の入れ替えを行うことで実現できる。第２の実施形態のＮＥＸ−ＯＲ回路２００も、ディスクリートコンパレータＩＣ以外に、オペアンプや比較回路を用いて構成することが可能である。

すなわち、第２の実施形態のＥＸ−ＯＲ回路２００は、第１の実施形態のＥＸ−ＯＲ回路１００と同様に、簡単な構成により、安価で高速な論理回路を実現できる。その理由は、抵抗とコンパレータという、入手が容易で比較的安価な部品のみで論理回路が構成されているからである。

なお、コンパレータを用いて、排他的論理和以外の論理回路を構成することで、より複雑な論理回路を高速化することも可能となる。

（第３の実施形態）
第１及び第２の実施形態のＥＸ−ＯＲ回路１００及び２００は、以下の構成を備える論理回路としても記載できる。括弧内に、第１の実施形態で用いた参照符号を示す。

すなわち、論理回路（１００）は、第１のブロック（１０１）と、第２のブロック（１０２）と、第３のブロック（１０３）と、を備える。

第１のブロックは、第１の抵抗ネットワークを含む。第１入力（ＩＮＡ１）と第２入力（ＩＮＢ２）とは、いずれも、電圧が０又はＶｄｄ（Ｖｄｄ＞０）である２値信号である。第１の抵抗ネットワークは、第１入力（ＩＮＡ１）と第２入力（ＩＮＢ２）の電圧がともにＶｄｄの場合には第１信号（Ｖｃｏｎｔ８）として電圧がＶｄｄの信号を出力する。第１入力（ＩＮＡ１）と第２入力（ＩＮＢ２）の電圧がともに０の場合には第１信号（Ｖｃｏｎｔ８）として電圧が０の信号を出力する。第１入力（ＩＮＡ１）と第２入力（ＩＮＢ２）との一方の電圧がＶｄｄで他方の電圧が０の場合には、第１信号（Ｖｃｏｎｔ８）として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する。

第２のブロック（１０２）は、第１のコンパレータ（３）と、第２のコンパレータ（４）と、を含む。

第１のコンパレータ（３）では、反転入力に第１信号（Ｖｃｏｎｔ８）が入力され、非反転入力に０を超えＶ１未満の電圧Ｖ２（Ｖｒｅｆ１４）が入力される。第１のコンパレータ（３）は、第１信号（Ｖｃｏｎｔ８）の電圧とＶ２（Ｖｒｅｆ１４）との比較結果を電圧が０とＶｄｄとの２値信号である第２信号（ＯＵＴ９）として出力する。

第２のコンパレータ（４）では、非反転入力に第１信号（Ｖｃｏｎｔ８）が入力され、反転入力にＶ１を超えＶｄｄ未満の電圧Ｖ３（Ｖｒｅｆ１５）が入力される。そして、第２のコンパレータ（４）は、第１信号（Ｖｃｏｎｔ８）の電圧とＶ３（Ｖｒｅｆ１５）との比較結果を電圧が０とＶｄｄとの２値信号である第３信号（ＯＵＴ１０）として出力する。

第２の抵抗ネットワークは、第２信号（ＯＵＴ９）と第３信号（ＯＵＴ１０）との電圧がともに０の場合には第４信号（Ｖｃｏｎｔ１３）として電圧が０の信号を出力する。また、第２の抵抗ネットワークは、第２信号（ＯＵＴ９）と第３信号（ＯＵＴ１０）との一方がＶｄｄで他方が０の場合には第４信号（Ｖｃｏｎｔ１３）として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する。

第３のブロック（１０３）は、第３のコンパレータ（５）を備える。第３のコンパレータ（５）では、反転入力及び非反転入力の一方に第４信号（Ｖｃｏｎｔ１３）が入力され、他方に０を超えＶ４未満の電圧Ｖ５（Ｖｒｅｆ１６）が入力される。第３のコンパレータ（５）は、第４信号（Ｖｃｏｎｔ１３）の電圧とＶ５（Ｖｒｅｆ１６）との比較結果を電圧が０とＶｄｄとの２値信号である第５信号（ＥＸＯＲ−ＯＵＴ１７）として出力する。

このような構成を備える第３の実施形態の論理回路も、第１の実施形態のＥＸ−ＯＲ回路１００と同様の動作により、簡単な構成により、安価で高速な論理回路を実現できる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記の実施形態に限定されない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

以上の各実施形態で説明したＥＸ−ＯＲ回路１００あるいはＮＥＸ−ＯＲ回路２００の動作は、中央処理装置（Central Processing Unit、ＣＰＵ）がプログラムを実行することにより実現されてもよい。ＣＰＵは、各実施形態の抵抗及びコンパレータを制御することで、各実施形態に記載された機能を実現してもよい。プログラムは、固定された、一時的でない記録媒体に記録される。記録媒体としては半導体メモリ又は固定磁気ディスク装置が用いられるが、これらには限定されない。ＣＰＵは例えばＥＸ−ＯＲ回路１００あるいはＮＥＸ−ＯＲ回路２００に、制御部として備えられてもよい。

なお、本発明の実施形態は以下の付記のようにも記載されうるが、これらには限定されない。

（付記１）
電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力し、第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する第１の抵抗ネットワークを含む第１のブロックと、
反転入力に第１信号が入力され、非反転入力に０を超えＶ１未満の電圧Ｖ２が入力され、第１信号の電圧とＶ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する、第１のコンパレータと、非反転入力に第１信号が入力され、反転入力にＶ１を超えＶｄｄ未満の電圧Ｖ３が入力され、第１信号の電圧とＶ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する、第２のコンパレータと、第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する第２の抵抗ネットワークと、を含む第２のブロックと、
反転入力及び非反転入力の一方に第４信号が入力され、他方に０を超えＶ４未満の電圧Ｖ５が入力され、第４信号の電圧とＶ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する第３のコンパレータを含む第３のブロックと、
を備える論理回路。

（付記２）
第１の抵抗ネットワークは、第１の抵抗と第２の抵抗とを備え、第１の抵抗の一端に第１入力が入力され、第２の抵抗の一端に第２入力が入力され、第１の抵抗の他端と第２の抵抗の他端との接続点から第１信号が出力される、付記１に記載された論理回路。

（付記３）
第１の抵抗の抵抗値と第２の抵抗値とは等しい、付記２に記載された論理回路。

（付記４）
第３のコンパレータの反転入力に第４信号が入力され、第３のコンパレータの非反転入力に電圧Ｖ５が入力される、付記１乃至３のいずれかに記載された論理回路。

（付記５）
第３のコンパレータの非反転入力に第４信号が入力され、第３のコンパレータの反転入力に電圧Ｖ５が入力される、付記１乃至３のいずれかに記載された論理回路。

（付記６）
第２の抵抗ネットワークは、第３の抵抗と第４の抵抗とを備え、第３の抵抗の一端に第２信号が入力され、第４の抵抗の一端に第３信号が入力され、第３の抵抗の他端と第４の抵抗の他端との接続点から第４信号が出力される、付記１乃至５のいずれかに記載された論理回路。

（付記７）
第３の抵抗の抵抗値と第４の抵抗値とは等しい、付記６に記載された論理回路。

（付記８）
第１乃至第３のコンパレータの少なくとも１つが演算増幅器で置換された、付記１乃至７のいずれかに記載された論理回路。

（付記９）
電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、
第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力し、
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力し、
反転入力に入力された第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力し、
非反転入力に入力された第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力し、
第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力し、
第３のコンパレータを用いて、反転入力及び非反転入力の一方に入力された第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する、
論理回路の制御方法。

（付記１０）
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１がＶｄｄ／２の信号を出力する、付記９に記載された論理回路の制御方法。

（付記１１）
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４がＶｄｄ／２の信号を出力する、付記９又は１０に記載された論理回路の制御方法。

（付記１２）
論理回路のコンピュータに、
電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力する手順、
第１入力の電圧と第２入力の電圧とがともに０の場合には第１信号として電圧が０の信号を出力する手順、
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する手順、
反転入力に入力された第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する手順、
非反転入力に入力された第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する手順、
第２信号の電圧と第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力する手順、
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する手順、
反転入力及び非反転入力の一方に入力された第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する手順、
を実行させるための論理回路の制御プログラム。

（付記１３）
第１入力の電圧と第２入力の電圧との一方がＶｄｄで他方が０の場合には第１信号として電圧Ｖ１がＶｄｄ／２の信号を出力する手順をさらに備える、付記１２に記載された論理回路の制御プログラム。

（付記１４）
第２信号の電圧と第３信号の電圧との一方がＶｄｄで他方が０の場合には第４信号として電圧Ｖ４がＶｄｄ／２の信号を出力する手順をさらに備える、付記１２又は１３に記載された論理回路の制御プログラム。

１００ ＥＸ−ＯＲ回路
２００ ＮＥＸ−ＯＲ回路
３〜５、３３〜３５ コンパレータ
ａ６、ａ７、ａ３６、ａ３７、ｂ１１、ｂ１２、ｂ４１、ｂ４２ 抵抗

Claims (10)

1. 電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、前記第１入力の電圧と前記第２入力の電圧とがともに０の場合には前記第１信号として電圧が０の信号を出力し、前記第１入力の電圧と前記第２入力の電圧との一方がＶｄｄで他方が０の場合には前記第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する第１の抵抗ネットワークを含む第１のブロックと、
   反転入力に前記第１信号が入力され、非反転入力に０を超えＶ１未満の電圧Ｖ２が入力され、前記第１信号の電圧とＶ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する、第１のコンパレータと、非反転入力に前記第１信号が入力され、反転入力にＶ１を超えＶｄｄ未満の電圧Ｖ３が入力され、前記第１信号の電圧とＶ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する、第２のコンパレータと、前記第２信号の電圧と前記第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、前記第２信号の電圧と前記第３信号の電圧との一方がＶｄｄで他方が０の場合には前記第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する第２の抵抗ネットワークと、を含む第２のブロックと、
   反転入力及び非反転入力の一方に前記第４信号が入力され、他方に０を超えＶ４未満の電圧Ｖ５が入力され、前記第４信号の電圧とＶ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する第３のコンパレータを含む第３のブロックと、
   を備える論理回路。
2. 前記第１の抵抗ネットワークは、第１の抵抗と第２の抵抗とを備え、前記第１の抵抗の一端に前記第１入力が入力され、前記第２の抵抗の一端に前記第２入力が入力され、前記第１の抵抗の他端と前記第２の抵抗の他端との接続点から前記第１信号が出力される、請求項１に記載された論理回路。
3. 前記第１の抵抗の抵抗値と前記第２の抵抗値とは等しい、請求項２に記載された論理回路。
4. 前記第３のコンパレータの反転入力に前記第４信号が入力され、前記第３のコンパレータの非反転入力に電圧Ｖ５が入力される、請求項１乃至３のいずれかに記載された論理回路。
5. 前記第３のコンパレータの非反転入力に前記第４信号が入力され、前記第３のコンパレータの反転入力に電圧Ｖ５が入力される、請求項１乃至３のいずれかに記載された論理回路。
6. 前記第２の抵抗ネットワークは、第３の抵抗と第４の抵抗とを備え、前記第３の抵抗の一端に前記第２信号が入力され、前記第４の抵抗の一端に前記第３信号が入力され、前記第３の抵抗の他端と前記第４の抵抗の他端との接続点から前記第４信号が出力される、請求項１乃至５のいずれかに記載された論理回路。
7. 前記第３の抵抗の抵抗値と前記第４の抵抗値とは等しい、請求項６に記載された論理回路。
8. 前記第１乃至第３のコンパレータの少なくとも１つが演算増幅器で置換された、請求項１乃至７のいずれかに記載された論理回路。
9. 電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力し、
   前記第１入力の電圧と前記第２入力の電圧とがともに０の場合には前記第１信号として電圧が０の信号を出力し、
   前記第１入力の電圧と前記第２入力の電圧との一方がＶｄｄで他方が０の場合には前記第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力し、
   第１のコンパレータを用いて、反転入力に入力された前記第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力し、
   第２のコンパレータを用いて、非反転入力に入力された前記第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力し、
   前記第２信号の電圧と前記第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力し、
   前記第２信号の電圧と前記第３信号の電圧との一方がＶｄｄで他方が０の場合には前記第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力し、
   第３のコンパレータを用いて、反転入力及び非反転入力の一方に入力された前記第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する、
   論理回路の制御方法。
10. 論理回路のコンピュータに、
    電圧が０又はＶｄｄ（Ｖｄｄ＞０）の２値信号である第１入力の電圧と電圧が０又はＶｄｄの２値信号である第２入力の電圧とがともにＶｄｄの場合には第１信号として電圧がＶｄｄの信号を出力する手順、
    前記第１入力の電圧と前記第２入力の電圧とがともに０の場合には前記第１信号として電圧が０の信号を出力する手順、
    前記第１入力の電圧と前記第２入力の電圧との一方がＶｄｄで他方が０の場合には前記第１信号として電圧Ｖ１が０を超えＶｄｄ未満の信号を出力する手順、
    反転入力に入力された前記第１信号の電圧と、非反転入力に入力された０を超えＶ１未満の電圧Ｖ２との比較結果を電圧が０とＶｄｄとの２値信号である第２信号として出力する手順、
    非反転入力に入力された前記第１信号の電圧と、反転入力に入力されたＶ１を超えＶｄｄ未満の電圧Ｖ３との比較結果を電圧が０とＶｄｄとの２値信号である第３信号として出力する手順、
    前記第２信号の電圧と前記第３信号の電圧とがともに０の場合には第４信号として電圧が０の信号を出力する手順、
    前記第２信号の電圧と前記第３信号の電圧との一方がＶｄｄで他方が０の場合には前記第４信号として電圧Ｖ４が０を超えＶｄｄ未満の信号を出力する手順、
    反転入力及び非反転入力の一方に入力された前記第４信号の電圧と、他方に入力された０を超えＶ４未満の電圧Ｖ５との比較結果を電圧が０とＶｄｄとの２値信号である第５信号として出力する手順、
    を実行させるための論理回路の制御プログラム。

Images