TWI567525B - 可調式時序產生器 - Google Patents

Description

可調式時序產生器

本發明係關於一種可調式時序產生器，特別是一種用以提供電腦系統中各元件之運作時序的可調式時序產生器。

在習知技術中，半導體元件、測試系統、電腦系統、伺服器系統中，配備有用以產生運作所需時序的時序產生器。舉例來說，測試系統中依據時序產生器產生的時序，對待測物進行檢測。電腦系統中的中央處理器、南橋晶片、北橋晶片或是網際網路的傳輸亦皆需要依據不同時序來進行運作。伺服器系統中的主控制器亦需要依據系統時序對每一個刀鋒伺服器進行控制。

然而，例如電腦系統中，中央處理器、南橋晶片、北橋晶片或是網路傳輸模組可能都是以不盡相同的時序來進行運作。而現有的做法中，系統設計者需要分別為每一個電子元件另外設計需要的時序，不僅相當耗費設計時間，亦容易發生設計錯誤的問題。

本發明在於提供一種可調式時序產生器，藉以解決先前技術中需要分別為同一個系統內的各電子元件設計時序的問題。

本發明所揭露的可調式時序產生器具有處理模組、第一時序控制模組及第二時序控制模組。處理模組依據系統資訊，判斷階級參數、延遲參數及數量參數。第一時序控制模組接收基準時序。第一時序控制模組依據延遲參數產生第一時序，且依據階級參數及延遲參數，至少產生第二時序。第二時序控制模組電性連接第一時序控制模組，用以依據數量參數及第一時序，輸出至少一個第一輸出訊號，並依據數量參數及第二時序，輸出至少一個第二輸出訊號。

根據上述本發明所揭露的可調式時序產生器，藉由處理模組依據系統資訊來判斷階級參數、延遲參數及數量參數，使第一時序控制模組和第二時序控制模組據以產生第一輸出訊號及第二輸出訊號，以提供系統中的各電子元件運作所需的時序。換言之，本發明可調式時序產生器可以藉由階級參數、延遲參數及數量參數的設定，提供各電子元件所需的時序，藉此系統設計者不需要再分別為每一個電子元件重新設計時序，而以本發明可調式時序產生器來產生電子元件運作所需的時序，據以減少系統設計者設計時序所花費的時間，並降低時序設計錯誤的可能性。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

請參照圖1，圖1係根據本發明一實施例所繪示之可調式時序產生器的功能方塊圖，如圖所示，可調式時序產生器10具有處理模組12、第一時序控制模組14及第二時序控制模組16。可調式時序產生器可以可程式邏輯裝置（Programmable Logic Device）、複雜式可程式邏輯裝置（Complex Programmable Logic Device）、現場可程式化閘陣列（Field-programmable gate array，FPGA）或其他合適的裝置實現，本實施例不予限制。而處理模組12、第一時序控制模組14及第二時序控制模組16以多個邏輯閘的組合來實現。

處理模組12依據系統資訊，判斷階級參數、延遲參數及數量參數。於實際的例子中，可調式時序產生器10提供使用者介面讓系統設計者可以輸入系統資訊，例如輸入系統中多個電子元件分別需要的時序態樣、時序輸出的時間延遲或同一種時序態樣需要輸出給幾個電子元件。換言之，處理模組12依據使用者輸入的內容所判斷的階級參數、延遲參數及數量參數中，階級參數指示第一時序控制模組14產生的時序數量，例如第一時序控制模組14產生第一時序、第二時序及第三時序。延遲參數指示第一時序、第二時序及第三時序彼此延遲的時間，意即例如第一時序的上升邊緣與第二時序的上升邊緣依相差的時序週期為第一時序對第二時序延遲的時間。數量參數指示第二時序控制模組16產生第一輸出訊號的數量以及產生第二輸出訊號的數量，例如數量參數指示第二時序控制模組16產生2個第一輸出訊號以及產生3個第二輸出訊號，容後以實際的例子詳述。

第一時序控制模組14依據基準時序產生第一時序，依據階級參數及延遲參數，至少產生第二時序。也就是說，第一時序控制模組14用以產生不同的第一時序、第二時序或其他更多的時序。基準時序例如為固定週期的訊號，使第一時序、第二時序或其他的時序以基準時序的週期做為基準產生不同態樣的時序。而階級參數決定第一時序控制模組14產生時序的數量，例如階級參數為3將指示第一時序控制模組14產生3種態樣的時序。

第二時序控制模組16電性連接第一時序控制模組14，用以依據數量參數及第一時序，輸出至少一個第一輸出訊號，並依據數量參數及第二時序，輸出至少一個第二輸出訊號。舉例來說，第二時序控制模組16接收由第一時序控制模組14產生的第一時序，並依據數量參數係指定第一輸出訊號為2個，而將第一時序重製輸出為2個第一輸出訊號，依據數量參數係指定第二輸出訊號為3個，將第二時序重製輸出為3個第二輸出訊號。

於另一實施例中，可調式時序產生器10更具有配置模組18和多個輸出端19。請參照圖2，圖2係根據本發明另一實施例所繪示之可調式時序產生器的功能方塊圖。如圖2所示，配置模組18電性連接至第二時序控制模組16，多個輸出端19電性連接配置模組18。配置模組18用以配置輸出端19輸出第一輸出訊號和第二輸出訊號。於一個實施例中，輸出端19設置於可調式時序產生器10的外表面，且用以電性連接外部裝置，例如中央處理器、南橋晶片、北橋晶片、網路傳輸模組或電腦系統中其他合適的電子元件。

為了更清楚說明可調式時序產生器10輸出第一輸出訊號和第二輸出訊號的方式，請一併參照圖2和圖3，圖3係根據本發明一實施例所繪示之輸出訊號的示意圖。如圖所示，以電腦系統為例來說，處理模組12依據系統資訊，判斷階級參數為3、延遲參數包含第一延遲參數為1和第二延遲參數為2、數量參數包含第一數量參數為2、第二數量參數為2及第三數量參數為3。換言之，電腦系統中具有7個電子元件需要可調式時序產生器10提供運作時序，且其中中央處理器和第一電源具有相同的運作時序，南橋晶片和網路傳輸模組具有相同的運作時序，記憶體模組、北橋晶片和第二電源具有相同的運作時序。因此依據系統設計者依據電腦系統所需要的系統資訊輸入至可調式時序產生器10，而使處理模組12依據系統資訊判斷前述的參數。

接著，第一時序控制模組14接收基準時序Ref，並於基準時序Ref的第一個上升邊緣產生第一時序，而第二時序控制模組16接收第一時序控制模組14產生的第一時序，並依據第一數量參數為2而輸出以第一時序為準的2個第一輸出訊號Z1、Z2，並由配置模組18將第一輸出訊號Z1由第一輸出端輸出給中央處理器，將第二輸出訊號Z2由第二輸出端輸出給第一電源。當輸出第一輸出訊號Z1、Z2至中央處理器和第一電源後，第一時序控制模組14依據第一延遲參數為1，於基準時序Ref的第一個下降邊緣產生的第二時序，換言之，第二時序的上升邊緣延遲第一時序的上升邊緣1個時間區間。第二時序控制模組16依據第二數量參數為2而輸出以第二時序為準的2個第二輸出訊號Z3、Z4，並由配置模組18將第二輸出訊號Z3由第三輸出端輸出給南橋晶片，並將第二輸出訊號Z4由第四輸出端輸出給網路傳輸模組。

同理地，當輸出第二輸出訊號Z3、Z4至南橋晶片和網路傳輸模組後，第一時序控制模組14依據第二延遲參數為2，於基準時序Ref的第二個下降邊緣產生的第三時序，也就是說，第三時序的上升邊緣延遲第二時序的上升邊緣2個時間區間，並第二時序控制模組16依據第二數量參數為3而輸出以第三時序為準的3個第三輸出訊號Z5、Z6、Z7，並由配置模組18將第三輸出訊號Z5由第五輸出端輸出給記憶體模組，將第三輸出訊號Z6由第六輸出端輸出給北橋晶片，將第三輸出訊號Z7由第七輸出端輸出給第二電源。

於本實施例中，第一時序的上升邊緣與第二時序的上升邊緣依據第一延遲參數為1相差一個時間區間，亦即相差基準時序的半個週期，於其他實施例中，亦可以設定第一延遲參數為0.5來表示第一時序的上升邊緣與第二時序的上升邊緣相差基準時序的半個週期。前述的參數數值僅為方便說明之用，本實施例不予限制參數的數值設定和可調式時序產生器10判讀參數值的方式，系統設計者可依據實際需求設計。

此外，於一個實施例中，配置模組18更依據外部裝置的位置，來配置輸出端。詳細來說，例如中央處理器、記憶體模組和網路傳輸模組係位於可調式時序產生器10的第一側，第一電源和南橋晶片係位於可調式時序產生器10的第二側，北橋晶片和第二電源係位於可調式時序產生器10的第三側，則配置模組18則配置位於第一側的輸出端分別輸出第一輸出訊號Z1、第二輸出訊號Z4和第三輸出訊號Z5給中央處理器、網路傳輸模組和記憶體模組，配置位於第二側的輸出端分別輸出第一輸出訊號Z2和第二輸出訊號Z3給第一電源和南橋晶片，配置位於第三側的輸出端分別輸出第三輸出訊號Z6和第三輸出訊號Z7給北橋晶片和第二電源。

此外，於另一個實施例中，請一併參照圖2和圖4，圖4係根據本發明另一實施例所繪示之輸出訊號的示意圖。如圖所示，處理模組12更依據系統資訊判斷時間區間參數，並由第一時序控制模組14依據時間區間參數決定第一時序的下降邊緣觸發的時間和第二時序的下降邊緣觸發的時間。

以實際的例子來說，處理模組12依據系統資訊，判斷階級參數為4、延遲參數包含第一延遲參數為2、第二延遲參數為2和第三延遲參數為3，數量參數包含第一數量參數為2、第二數量參數為2、第三數量參數為3和第四數量參數為1，時間區間參數包含第一時間區間參數為1、第二時間區間參數為2、第三時間區間參數為1和第四時間區間參數為1。

接著，第一時序控制模組14接收基準時序Ref，並依據基準時序Ref產生第一時序，且依據第一時間區間參數為1，於每一個基準時序Ref的一個高電壓位準區間結束時，第一時序的電壓位準亦跟著下降，亦即依據時間區間參數決定第一時序的下降邊緣觸發的時間，而第二時序控制模組16接收第一時序控制模組14產生的第一時序，並依據第一數量參數為2而輸出相同於第一時序的2個第一輸出訊號X1、X2。

當輸出第一輸出訊號X1、X2後，第一時序控制模組14依據第一延遲參數為2，產生延遲第一時序2個時間區間的第二時序，並依據第二時間區間參數為2，第二時序的高電壓位準維持2個時間區間後下降，亦即維持一個基準時序的週期時間後下降。第二時序控制模組16接收第一時序控制模組14產生的第二時序，並依據第二數量參數為2而輸出相同於第二時序的2個第二輸出訊號X3、X4。

同理地，當輸出第二輸出訊號X3、X4後，第一時序控制模組14依據第二延遲參數為2，產生延遲第一時序2個時間區間的第三時序，並依據第三時間區間參數為1，第三時序的高電壓位準維持1個時間區間。第二時序控制模組16接收第一時序控制模組14產生的第三時序，並依據第三數量參數為3輸出相同於第三時序的3個第三輸出訊號X5、X6、X7。當輸出第三輸出訊號X5、X6、X7後，第一時序控制模組14依據第三延遲參數為3，產生延遲第一時序3個時間區間的第四時序，並依據第四時間區間參數為1，第四時序的高電壓位準維持1個時間區間。第二時序控制模組16接收第一時序控制模組14產生的第四時序，並依據第四數量參數為1輸出相同於第四時序的1個第四輸出訊號X8。

於本實施例中，延遲參數係相對於第一時序，例如當第二延遲參數為2，第三時序係相對於第一時序延遲2個時間區間。於前一個實施例中，延遲參數係相對於前一個輸出的時序，例如當第二延遲參數為2，第三時序係相對於第二時序延遲2個時間區間。於其他實施例中，系統設計者可以依據實際需求自行設計可調式時序產生器10判讀參數值的方式，本實施例不予限制。此外，與前一個實施例同樣地，配置模組18可以依據電子元件的位置，來配置輸出端輸出第一輸出訊號X1、X2、第二輸出訊號X3、X4、第三輸出訊號X5、X6、X7及第四輸出訊號X8。

綜合以上所述，本發明實施例提供一種可調式時序產生器，藉由處理模組依據系統資訊來判斷階級參數、延遲參數及數量參數，使第一時序控制模組和第二時序控制模組依據階級參數、延遲參數及數量參數，產生系統中的各電子元件運作所需的時序。並且，於一個實施例中，更可依據可調式時序產生器與電子元件的位置關係，決定可調式時序產生器輸出時序的輸出端。如此一來，系統設計者不需要再分別為每一個電子元件重新設計時序，而以本發明可調式時序產生器來產生電子元件運作所需的時序，據以減少系統設計者設計時序所花費的時間，並降低時序設計錯誤的可能性。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

10‧‧‧可調式時序產生器
12‧‧‧處理模組
14‧‧‧第一時序控制模組
16‧‧‧第二時序控制模組
18‧‧‧配置模組
19‧‧‧輸出端
X1～X8‧‧‧輸出訊號
Z1～Z7‧‧‧輸出訊號

圖1係根據本發明一實施例所繪示之可調式時序產生器的功能方塊圖。 圖2係根據本發明另一實施例所繪示之可調式時序產生器的功能方塊圖。 圖3係根據本發明一實施例所繪示之輸出訊號的示意圖。 圖4係根據本發明另一實施例所繪示之輸出訊號的示意圖。

10‧‧‧可調式時序產生器

12‧‧‧處理模組

14‧‧‧第一時序控制模組

16‧‧‧第二時序控制模組

Claims (9)

1. 一種可調式時序產生器，包括：一處理模組，依據一系統資訊，判斷至少一階級參數、至少一延遲參數及至少一數量參數；一第一時序控制模組，依據一基準時序，產生一第一時序，並依據該階級參數及該延遲參數，至少產生一第二時序；以及一第二時序控制模組，電性連接該第一時序控制模組，該第二時序控制模組依據該數量參數及該第一時序，輸出至少一第一輸出訊號，並依據該數量參數及該第二時序，輸出至少一第二輸出訊號。
2. 如請求項1所述之可調式時序產生器，更包括多個輸出端及一配置模組，該配置模組配置該第一輸出訊號從該些輸出端其中之一輸出，以及配置該第二輸出訊號從該些輸出端其中之另一輸出。
3. 如請求項2所述之可調式時序產生器，其中該些輸出端設置於該可調式時序產生器的外表面，該些輸出端用以電性連接一第一外部裝置及一第二外部裝置，該配置模組依據該第一外部裝置及該第二外部裝置的位置，配置該輸出端其中之二輸出該第一輸出訊號。
4. 如請求項3所述之可調式時序產生器，其中該第一外部裝置及該第二外部裝置具有相同的運作時序。
5. 如請求項1所述之可調式時序產生器，其中該第一時序的上升邊緣與該第二時序的上升邊緣依據該延遲參數相差至少一時間區間，且該時間區間關聯於該基準時序。
6. 如請求項1所述之可調式時序產生器，其中該處理模組更依據該系統資訊，判斷至少一時間區間參數，該第一時序控制模組依據該時間區間參數決定該第一時序的下降邊緣觸發的時間，且該第一時序控制模組依據該時間區間參數決定該第二時序的下降邊緣觸發的時間。
7. 如請求項1所述之可調式時序產生器，其中該階級參數指示該第一時序控制模組產生的時序數量，且該第一時序控制模組依據該階級參數產生的時序數量為三個以上。
8. 如請求項1所述之可調式時序產生器，其中該數量參數指示該第二時序控制模組產生該第一輸出訊號的數量以及產生該第二輸出訊號的數量。
9. 如請求項1所述之可調式時序產生器，其中該系統資訊關聯於一電腦系統中多個元件的運作時序。