CN1992298A - 半导体成像器件 - Google Patents
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Abstract
本发明涉及一种半导体成像器件，其具有以矩阵状图案设置的多个像素，每个像素包括：光电转换单元，用于将接收到的光转换为信号电荷；信号电压转换单元，用于将所述信号电荷转换为电压；第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及信号电压读出单元。在该半导体成像器件的设置中，沿列方向排列的四个PD(PD1至PD4)共享信号电压读出单元，各元件设置为如下顺序：PD/FD1和TG－Tr1、2/PD2/SF－Tr和SL－Tr/PD3/PD2和TG－Tr3、4/PD4/RS－Tr。
Description
相关申请的交叉参考
本申请基于2005年12月28日提交的申请号为NO.2005-378115的在先日本专利申请并要求其优先权，在此通过参考援引其全部内容。
技术领域
本发明涉及具有以矩阵状图案设置的多个像素的半导体成像器件。
背景技术
通常，半导体成像元件大致分为CCD图像传感器和CMOS图像传感器。作为CMOS图像传感器的一种，有一种包括四个晶体管(Tr)和一个光电二极管(PD)的4Tr+1PD式4Tr-APS(有源像素传感器)，该传感器形成单个像素。
图24A和24B示出构成4Tr-APS的像素的结构。
如图24A和图24B所示，在4Tr-APS中，光电二极管(PD)通过NP结将接收到的光进行光电转换并将所产生的信号电荷(电子)积聚在n型扩散层中。浮动扩散(FD)层构成用于将PD转移来的信号电荷转变为电压的电容。转移栅晶体管(TG-Tr)控制信号电荷从光电二极管(PD)到浮动扩散(FD)层的转移。复位晶体管(RS-Tr)将FD的电压复位为复位电压Vr。源极跟随器晶体管(SF-Tr)输出与FD的电压(随信号电荷变化)一致的信号电压。选择晶体管(SL-Tr)选择像素所属的行。
如图24A所示，在每个像素中，沿行方向分别并排设置TG线、RS线、SL线，其中TG线连接到TG-Tr的栅极，RS线连接到RS-Tr的栅极，SL线连接到SL-Tr的栅极；而沿列方向分别并列设置Vr线、SG线，其中Vr线用于提供复位电压Vr，连接到SF-Tr的源极的SG线用于读出信号电压。由TG、SL以及RS线选择每行的每个像素来读出信号电压。
图25示出4Tr-APS的操作时序实例。
当选择行时(导通SL-Tr)，首先导通RST-Tr而保持断开TG-Tr，然后复位FD，并读出作为噪声(N)的与FD的电压一致的信号电压。接着，在切换TG-Tr的导通/断开状态之后，信号电荷从PD转移到FD。在FD中，电压有一定程度的下降，下降程度与从PD转移的信号电荷相对应，并且从SF-Tr输出作为信号(S)的与该电压一致的信号电压。
目前，随着在相邻像素之间共享元件的方案的提出，4Tr-APS(有源像素传感器)小型化/微型化的需求也上升。
例如，专利文献1公开在2×2相邻PD与2×4PD之间共享信号电压读出单元(由SF-Tr、RS-Tr以及SL-Tr构成)的技术。
此外，专利文献2公开在沿列方向的两个PD之间共享信号电压读出单元的技术和在沿列方向的四个PD之间共享信号电压读出单元的技术，具体地，在上述后一情况下，沿列方向相邻的四个PD(PD1至PD4)以如下的顺序设置：PD1/FD1/PD2/信号电压读出单元/PD3/FD2、PD4。
[专利文献1]日本特开NO.2000-232216
[专利文献2]日本特开NO.2001-298177
然而，上述传统的技术存在以下描述的严重问题。
在专利文献1的情况下，由于用于各PD的信号电压读出单元的晶体管设置在沿列方向相邻PD之间以及沿行方向相邻PD之间，这些晶体管占据了像素阵列的较大面积。因而，在这种情况，4Tr-APS不能被充分地小型化/微型化。
因此，期望出现一种沿列方向相邻的四个PD之间共享信号电压读出单元的技术。然而，在专利文献2的情况下，首先，根据在沿列方向的两个PD之间共享信号电压读出单元的技术不能获得充分的小型化。此外，使用沿列方向的四个PD之间共享信号电压读出单元的技术，虽然不必在沿行方向相邻的PD之间设置信号电压读出单元的晶体管，但是就像素阵列而言可能会存在PD设置不均匀的部分。在这种情况，由于各PD可能具有不同的光接收状态，因而使正确的成像操作变得困难。此外，由于信号电压读出单元设置在相邻的PD之间，必然导致由信号电压读出单元占据的面积要减小，因此可能发生信号电压变化的问题。
发明内容
鉴于上述问题，本发明的目的是提供小型的和高可靠性的半导体成像器件，其中通过采用在四个光电转换单元之间共享信号电压读出单元的设置使器件小型化/微型化，并通过以尽可能均匀的间隔设置各光电转换单元来抑制信号电压变化，从而实现高度精确的读出操作。
根据本发明的的一种方案，半导体成像器件具有以矩阵状图案设置的多个像素，每个像素包括：光电转换单元，用于将接收到的光转换为信号电荷；信号电压转换单元，用于将所述信号电荷转换为电压；第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及信号电压读出单元，其具有：第二晶体管，用于将所述信号电压转换单元的电压调节为第二复位电压；第三晶体管，用于输出与所述信号电压转换单元的电压一致的信号电压；以及第四晶体管，用于选择所述像素所属的行，其中沿列方向排列的四个所述光电转换单元共享所述信号电压读出单元，上述元件的设置顺序为：光电转换单元/信号电压转换单元和两个第一晶体管/光电转换单元/第三晶体管和第四晶体管/光电转换单元/信号电压转换单元和两个第一晶体管/光电转换单元/第二晶体管。
根据本发明的另一方案，半导体成像器件具有以矩阵状图案设置的多个像素，每个像素包括：光电转换单元，用于将接收到的光转换为信号电荷；信号电压转换单元，用于将所述信号电荷转换为电压；第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及信号电压读出单元，其具有：第二晶体管，用于将所述信号电压转换单元的电压调节为第二复位电压；第三晶体管，用于输出与所述信号电压转换单元的电压一致的信号电压；以及第四晶体管，用于选择所述像素所属的行，其中沿列方向排列的四个光电转换单元共享所述信号电压读出单元，上述元件的设置顺序为：光电转换单元/信号电压转换单元和两个第一晶体管/光电转换单元/第二晶体管/光电转换单元/信号电压转换单元和两个第一晶体管/光电转换单元/第三晶体管和第四晶体管。
附图说明
图1为示出根据第一实施例的CMOS图像传感器的基本结构的示意图；
图2为示出图1的传感器单元详细设置的示意平面图；
图3为示出两个传感器单元的示意图；
图4为示出四个传感器单元详细设置的示意平面图；
图5A和图5B为示出像素阵列的光接收状态的示意图；
图6为示出第二层布线层在图2所示传感器单元上的形成方式的示意平面图；
图7为图6所示传感器单元的等效电路；
图8为示出第二层布线层在图4所示的四个传感器单元上的形成方式的示意平面图；
图9为示出简化形式的第二层布线层设置的示意平面图；
图10A至10D为示出根据本实施例的CMOS图像传感器的制造方法的按照工艺顺序的示意截面图；
图11A至11D为示出根据本实施例的CMOS图像传感器的制造方法在图10A至10D之后的按照工艺顺序的示意截面图；
图12A至12D为示出根据本实施例的CMOS图像传感器的制造方法在图11A至11D之后的按照工艺顺序的示意截面图；
图13A至13B为示出根据本实施例的CMOS图像传感器的制造方法在图11A至11D之后的按照工艺顺序的示意截面图；
图14A至14D为示出根据本实施例的CMOS图像传感器的制造方法在图12A至12D和图13A至13B之后的按照工艺顺序的示意截面图；
图15A至15D为示出根据本实施例的CMOS图像传感器的制造方法在图14A至14D之后的按照工艺顺序的示意截面图；
图16A至16D为示出根据本实施例的CMOS图像传感器的制造方法在图15A至15D之后的按照工艺顺序的示意截面图；
图17A至17D为示出根据本实施例的CMOS图像传感器的制造方法在图16A至16D之后的按照工艺顺序的示意截面图；
图18A至18B为示出根据本实施例的CMOS图像传感器的制造方法在图17A至17D之后的按照工艺顺序的示意截面图；
图19为示出根据本实施例的CMOS图像传感器的制造方法在图18A至18B之后的按照工艺顺序的示意截面图；
图20为示出第二层布线层在根据变化例1的CMOS图像传感器的传感器单元上的形成方式的示意平面图；
图21为根据变化例2的CMOS图像传感器中的传感器单元的等效电路图；
图22A和22B为示出根据第二实施例的CMOS图像传感器的示意平面图；
图23A和23B为示出第二层布线层在根据第二实施例的传感器单元上的形成方式的示意平面图；
图24A和24B为示出构成传统4Tr-APS的像素的设置的示意图；
图25示出传统4Tr-APS操作时序的实例的特性图。
具体实施方式
本发明的基本主旨
作为努力以近似均匀的间隔设置各PD而确保由信号电压读出单元占据的一定数量的面积的结果，本发明的发明人构思了如下的技术方案：在相邻的PD之间适当地分配构成信号电压读出单元的SF-Tr、RS-Tr以及SL-Tr。
具体地，在沿列方向排列的四个PD(PD1至PD4)共享信号电压读出单元的设置中，各元件设置为如下的顺序：PD1/FD1和TG-Tr1、2/PD2/SF-Tr和SL-Tr/PD3/FD2和TG-Tr3、4/PD4/RS-Tr。
可选地，各元件设置为如下顺序：PD1/FD1和TG-Tr1、2/PD2/RS-Tr/PD3/FD2和TG-Tr3、4/PD4/SF-Tr和SL-Tr。
当以矩阵状图案设置多个PD时，通过按照如上所述的方式设置各元件，将“FD和两个TG-Tr”或“信号电压读出单元的构成元件”插入沿列方向设置的所有相邻PD之间。换言之，以尽可能均匀的间隔设置各PD。通过采用这种设置方式，可以使各PD的光接收状况变得均匀一致，从而能够进行正确的成像操作。此外，由于信号电压读出单元的各构成元件被适当地分为两组，与信号电压读出单元的各构成元件集成在单个位置的情况相比各构成元件占据的面积较大。因而，可以抑制信号电压变化。
应用本发明的具体实施例
以下参照附图详细描述应用本发明的具体实施例。
第一实施例
(CMOS图像传感器的概要构成)
图1为示出根据第一实施例的CMOS图像传感器(包括沿列方向排列的四个PD的传感器单元，以下将其简称为传感器单元)的基本结构示意图。图2为详细示出图1的传感器单元的设置的示意平面图。图3为示出两个传感器单元的示意图，图4详细示出四个传感器单元(虚线内部区域对应于单个传感器单元)的设置的示意平面图。此处，作为传感器单元的基本结构，图2和图4示出第一层布线层各晶体管的栅极上的形成方式。
如图1和图2所示，本实施例的传感器单元的基本结构由沿列方向排列的光电二极管PD1至PD4构成，晶体管结构T1设置在PD1与PD2之间，晶体管结构T2设置在PD2与PD3之间，晶体管结构T3设置在PD3与PD4之间，以及晶体管结构T4设置为与PD4相邻(在PD4与下一级传感器单元的PD1之间)。
在PD1至PD4上形成这些PD的屏蔽扩散层(shield diffused layer)SD。
晶体管结构T1由FD1、TG-Tr1以及TG-Tr2构成。此处，TG-Tr1的栅极表示为TG-G1，作为第一层布线层的一部分的(连接到TG-Tr1的TG-G1的)TG线表示为TG线1。此外，TG-Tr2的栅极表示为TG-G2，作为第一层布线层的一部分的(连接到TG-Tr2的TG-G2的)TG线表示为TG线2。TG-G1与TG线1通过塞P1连接。TG-G2与TG线2通过塞P2连接。FD1通过塞P5连接到作为第一层布线层的一部分的布线W1。
同样地，晶体管结构T3由FD2、TG-Tr3以及TG-Tr4构成。此处，TG-Tr3的栅极表示为TG-G3，作为第一层布线层的一部分的(连接到TG-Tr3的TG-G3的)TG线表示为TG线3。此外，TG-Tr4的栅极表示为TG-G4，作为第一层布线层的一部分的(连接到TG-Tr4的TG-G4的)TG线表示为TG线4。TG-G3与TG线3通过塞P3连接。TG-G4与TG线4通过塞P4连接。FD2通过塞P6连接到作为第一层布线层的一部分的布线W2。
晶体管结构T2由SF-Tr和SL-Tr构成。
此处，SF-Tr的栅极和漏极分别表示为SF-G和SF-D。SF-G通过塞P7连接到作为第一层布线层的一部分的布线W3。SF-D通过塞P8连接到与下文所述Vr1线(第二层布线层的一部分)相连的布线W4。
此外，SL-Tr的栅极和源极分别表示为SL-G和SL-S。SL-G通过塞P9连接到作为第一层布线层的一部分的SL线。作为第一层布线层的一部分的布线SL-S通过塞P10连接到与下文所述的SG线(第二层布线层的一部分)相连的布线W5。
晶体管结构T4由RS-Tr构成。
此处，RS-Tr的栅极、源极和漏极分别表示为RS-G、RS-S和RS-D。RS-G通过塞P11连接到作为第一层布线层的一部分的RS线。RS-S通过塞P12连接到作为第一层布线层的一部分的布线W6。作为第一层布线层的一部分的RS-D通过塞P13连接到施加复位电压Vr2的Vr2线，
换言之，该传感器单元中的设置顺序为：PD1/FD1，TG-Tr1、2/PD2/SF-Tr，SL-Tr/PD3/FD2以及TG-Tr3、4/PD4/RS-Tr。
如上所述，在本实施例的CMOS图像传感器的传感器单元中，构成信号电压读出单元的SF-Tr、RS-Tr以及SL-Tr被适当地分配和设置为两组，即晶体管结构T2(SF-Tr和SL-Tr)和晶体管结构T4(RS-Tr)，并适当地设置晶体管结构T1和T3。换言之，各PD具有在其相邻的PD的上、下边界之间插入的晶体管结构。因此，例如参照如图3和图4所示的排列的四个传感器单元，在沿列方向排列的两个传感器单元中，晶体管结构T4设置在一个传感器单元的PD4与另一个传感器单元的PD1之间，从而以尽可能均匀的间隔设置八个PD。因而，对于以矩阵状图案设置多个PD的整个像素阵列而言，能够实现以尽可能均匀的间隔设置全部PD的设置方式。
根据上述设置方式，当根据间距为2.25μm的0.18μm的规则布局CMOS图像传感器的各像素时，构成信号电压读出单元的各晶体管可以设置为以下的布局。此处，L是各晶体管栅极的栅长，W是栅宽。
SF-Tr：L/W＝0.50μm/0.22μm
SL-Tr：L/W＝0.34μm/0.22μm
RS-Tr：L/W＝0.34μm/0.22μm
如上所述，本实施例的CMOS图像传感器的传感器单元能够具有一种布局，其中与构成信号电压读出单元的晶体管结构T1至T4集成在单个位置的情况(例如专利文献2中的情况)相比，各晶体管结构的尺寸可以较大，从而能够读出各像素中具有微小变化的信号电荷。
此外，在本实施例中，由于通常的像素阵列的形状横向尺寸较长，各PD形成为横向尺寸较长的形状，例如垂直尺寸约为1.0μm、横向尺寸约为1.8μm的形状。通过以这种方式形成横向尺寸较长的形状的各PD，能够获得如下的突出优点。
图5A示出像素阵列的简化平面示意图，图5B示出在图5A的像素阵列的端部位置设置的PD的光接收状态的截面图。
如图5B所示，由于位于纵向(列)端部位置的PD12(如图5A中的圆A所示)距离像素阵列11的中心部位相对较近，穿过位于上层的布线13的光(虚线所示)的斜入射角θ1比较小，因而位于纵向(列)端部位置的PD12即使其宽度狭窄也能够充分接收到光。另一方面，由于位于横向(行)端部位置的PD12(如图5A中的圆B所示)距离像素阵列11的中心部位相对较远，穿过位于上层的布线13的光(实线所示)的斜入射角θ2比较大，因而为了实现充分的光接收位于横向(行)端部位置的PD12需要具有较宽的宽度。换言之，期望形成横向尺寸较长的PD以减小遮光(shading)。
在本实施例中，由于除了PD之外的像素构成元件设置在PD的上下方向，PD能够设置为横向尺寸较长。因而可以实现构成像素阵列的所有PD的充分的光接收，从而有助于减少遮光。
下面将描述传感器单元的第二层布线层。
图6为示出第二层布线层在图2所示传感器单元上的形成方式的示意平面图，图7为示出图6的传感器单元的等效电路。图8为示出第二层布线层在图4所示的四个传感器单元(虚线内部区域对应于单个传感器单元)上的形成方式的示意平面图。
本实施例的传感器单元具有：Vr1线，其上施加复位电压Vr1；SF-FD连接线，用于连接SF-Tr和FD1、2；以及SG线，用于输出信号电荷，所设置的Vr1线、SF-FD连接线以及SG线为第二层布线层的构成部件。
Vr1线通过塞P21连接到布线W4。因此，Vr1线连接到SF-Tr的SF-D。
该Vr1线沿列方向形成为具有大致相同宽度的带状形状。
SF-FD连接线通过塞P22连接到布线W1、通过塞P23连接到布线W2、通过塞P24连接到布线W3、以及通过塞P25连接到布线W6。如上所述，布线W1通过塞P5连接到FD1，布线W2通过塞P6连接到FD2，布线W3通过塞P7连接到SF-G，以及布线W6通过塞P12连接到RS-S。因此，SF-FD连接线连接到FD1、2，SF-Tr的SF-G，以及RS-Tr的RS-S。
在顶视图中，SF-FD连接线与PD2到PD4部分重叠，即与构成传感器单元的PD1至PD4之间的相邻元件以及TG线1到TG线4部分重叠，而在顶视图中SF-FD连接线与PD1不重叠。
SG线通过塞P26连接到布线W5。因此，SG线连接到SL-Tr的SL-S。
SG线具有朝向PD1的突起14，因此在顶视图中SG线与PD1部分重叠。
如图6和图9所示，在本实施例中，在传感器单元中Vr1线、SF-FD连接线以及SG线依次并行排列并且均沿列方向延伸，并且Vr1线与SF-FD连接线之间的间距比SF-FD连接线与SG线之间的间距大。换言之，在沿行方向相邻的两个传感器单元之间，SF-FD连接线、SG线以及Vr1线按顺序设置，以使得彼此最接近。
如果SF-FD连接线与Vr1线最靠近，则连接SF-Tr和FD1、2的SF-FD连接线的电容量增加，结果像素灵敏度(pixel sensitivity)下降。因而，在本实施例中，在沿行方向相邻的两个传感器单元之间的SF-FD连接线与Vr1线之间设置SG线。由于在读出信号电荷时SG线上的电压沿与SF-FD连接线相同的方向变化，因此对SF-Tr与FD1、2之间的电容量(capacitance)影响甚微。特别地，在最顶层FD1到最底层RS-Tr的RS-S具有较长距离的结构(例如本实施例中的传感器单元)的情况下，以上述顺序设置的各布线对增加像素灵敏度十分有效。
此外，如上所述，本发明实施例采用如下设置：将复位电压Vr1和复位电压Vr2分别施加到SF-D电极和RS-D。图7清楚地示出该设置。此处，虚线(1)和虚线(2)分别示出复位电压Vr1的Vr1线如何连接到SF-D和复位电压Vr2的Vr2线如何连接到RS-D。通过该设置，可以将不同的电压施加到Vr1和Vr2。例如，通过设置Vr1＜Vr2，由于SF-D的Vr1较低，因此可以抑制SF-Tr的特性变化(由短沟道效应所导致)的影响。同时，由于向FD1、2施加高于Vr1的Vr2，因此当转移信号电荷时可以得到理想的转移效率。
此外，通过将SF-Tr的栅长设置为比RST-Tr的栅长长(与本实施例相同)，或将SF-Tr的沟道杂质浓度设置为比RST-Tr的沟道杂质浓度高，能够将SF-Tr的阈值电压(Vth)设置为充分高于RST-Tr的阈值电压，则即使Vr2与Vr1之间的差值(Vr2-Vr1)增加，也能够使SF-Tr的源极跟随器在读出时正确工作。
(CMOS图像传感器的制造方法)
以下将描述根据本实施例的CMOS图像传感器的制造方法。在本实施例中，将针对在外围电路中包括NMOS晶体管的传感器单元进行描述。
图10A-10D至图12A-12D以及图14A-14D至图19示出根据本实施例的CMOS图像传感器的制造方法的按照工艺顺序的示意截面图，图13A和图13B示出CMOS图像传感器的一个工艺(图13A示出沿行方向相邻的PD的示意平面图，而图13B是沿图13A中的虚线IV-IV的示意截面图)。
此处，在图10A-10D至图12A-12D以及图14A-14D至图17A-17D的各示意图中，A示出外围电路中NMOS晶体管的截面，B示出沿图2的虚线I-I的截面，C示出沿图2的虚线II-II的截面，以及D示出沿图2的虚线III-III的截面。在图18A和18B中，图18A对应于沿图2的虚线I-I的截面，图18B对应于沿图2的虚线II-II的截面。图19对应于沿图2的虚线I-I的截面。
此外，在图10A-10D至图19的各附图中，“-外围-”表示在外围电路中的NMOS晶体管(下文表示为外围Tr)的形成区域，“-PD-”表示各PD的形成区域，“-Vr1-，-Vr2-”表示Vr1线和Vr2线的形成区域，“-FD-”表示FD1(同FD2)的形成区域，“-SF-”表示SF-Tr的形成区域，“-选择-”表示SL-Tr的形成区域，“-信号-”表示SG线的形成区域，以及“-RS-”表示RS-Tr的形成区域。
图10A至10D：
首先，形成限定元件区域的STI(浅槽隔离)元件隔离结构102。
具体地，将硅衬底101的元件隔离区域蚀刻为例如约400nm的深度以形成隔离沟道。然后，沉积绝缘体，此处该绝缘体为氧化硅(例如高密度等离子体一氧化硅(HDP-SiO))，从而掩埋隔离沟道，并且通过化学机械抛光(CMP)法进行表面抛光以形成STI元件隔离结构102，该STI元件隔离结构102具有填充有氧化硅的隔离沟道。
接着，在外围Tr的形成区域上形成P型阱103和104。
具体地，形成抗蚀掩模(未示出)，以在外围Tr的形成区域设置开口。在加速能量为300kev、剂量为3×1013/cm2以及注入角度(衬底表面相对法线的倾斜角)为0°的条件下，在该开口中离子注入P型杂质(此处为硼离子(B+))以形成P型阱103。为了减小衬底电阻需要形成高浓度的P型阱103。
然后，在加速能量为30kev、剂量为5×1012/cm2以及注入角度为7°的条件下离子注入P型杂质(此处为硼离子(B+))以形成P型阱104。通过灰化等工艺去除抗蚀掩模。
图11A至11D：
然后，形成P型阱105和106。
具体地，首先形成抗蚀掩模(未示出)，以在图11C和11D所示的各形成区域中设置开口。在加速能量为300kev、剂量为1×1013/cm2以及注入角度为0°的条件下，在该开口中离子注入P型杂质(此处为硼离子(B+))以形成P型阱105。通过灰化等工艺去除抗蚀掩模。
接着，形成抗蚀掩模(未示出)，从而在图11B中所示的各形成区域中设置开口，在加速能量为144kev、剂量为2×1012/cm2以及注入角度为7°的条件下，在该开口中离子注入P型杂质(此处为硼离子(B+))以形成P型阱106。通过灰化等工艺去除抗蚀掩模。
图12A-12D至图13A-13B：
接着，形成P型阱107和PD 1至PD4(图示的实例是PD1)。
具体地，形成抗蚀掩模(未示出)，以在图12B所示的PD形成区域与STI元件隔离结构102之间(针对图12A-12D)以及在图13B的沿行方向相邻的PD之间(针对图13A-13B)，在如图12C和12D所示的各形成区域中设置开口。然后在加速能量为30kev、剂量为5×1012/cm2以及注入角度为7°的条件下，在该开口中离子注入P型杂质(此处为硼离子(B+))以形成P型阱107。P型阱107有助于控制构成信号电压读出单元的各晶体管的阈值。通过灰化等工艺去除抗蚀掩模。
此处，使用与形成P型阱104时使用的剂量大致相同的剂量进行形成P型阱107的离子注入。然而，由于信号电压读出单元的各晶体管使用与外围电路的NMOS晶体管相比沟道宽度较窄的晶体管，因此通过使用与形成外围Tr所使用的离子注入量不同的离子注入剂量形成P型阱107，可以不倚赖于外围Tr而调节晶体管特性(Vt)。例如，当通过STI法进行元件隔离时，由于沟道宽度较窄时晶体管特性(Vt)趋于下降，因此与外围Tr使用的注入剂量相比P型阱107使用的注入剂量增加约1×1012/cm2。此外，在各PD与STI元件隔离结构102之间的部分也可以形成P型阱107以提高该部分的P型杂质浓度，从而增强各PD与STI元件隔离结构102之间的隔离。
接着，形成抗蚀掩模(未示出)，从而在图12B和13B所示的PD的形成区域中设置开口，然后进行如下三种类型的离子注入。首先，在加速能量为325kev、剂量为1×1012/cm2-3×1012/cm2以及注入角度为7°的条件下，离子注入N型杂质(此处为磷离子(P+))。接着，在加速能量为207kev、剂量为1×1012/cm2-3×1012/cm2以及注入角度为7°的条件下，离子注入磷离子(P+)。然后，在加速能量为135kev、剂量为1×1012/cm2-3×1012/cm2以及注入角度为7°的条件下，离子注入磷离子(P+)。通过上述离子注入形成PD1至PD4(图示的实例为PD1)。通过灰化等工艺去除抗蚀掩模。
图14A至14D：
接着，形成外围Tr、TG-Tr、SF-Tr、SL-Tr以及RS-Tr的各LDD区域111以及各PD的P+屏蔽区112。
具体地，首先对图14A、14B、14C和14D所示的各形成区域的衬底表面进行例如800℃的热氧化处理以形成膜厚约为8nm的栅极绝缘膜108。
接着，在包括图14A、14B、14C和14D所示的各形成区域的整个衬底表面上通过例如CVD法沉积膜厚约为180nm的多晶硅膜(未示出)。
接着，在加速能量为20kev、剂量为4×1015/cm2以及注入角度为7°条件下，在多晶硅膜的整个表面上离子注入N型杂质(此处为磷离子(P+))，随后进行约60分钟的退火工艺，从而使多晶硅膜变为N+型。
然后，通过光刻和干蚀刻图案化多晶硅膜。所形成的图案的构成如下：外围G，其为图14A中外围Tr的形成区域中外围Tr的栅极；栅极TG-G，其位于图14B的TG-Tr的形成区域中；栅极SF-G和SL-G，其位于图14C的SF-Tr的形成区域中和SL-Tr的形成区域中；以及RS-G，其位于图14D的RS-Tr的形成区域中。通过灰化等去除用于图案化的抗蚀掩模。
接着，形成抗蚀掩模，以覆盖各PD的形成区域并在图14A、14B、14C和14D所示的各形成区域中设置开口。在加速能量为20kev、剂量为4×1013/cm2以及注入角度为0°的条件下，将N型杂质(此处为磷离子(P+))离子注入到图14A、14B、14C和14D所示的各形成区域中的每个电极的两侧，以在各区域中的电极两侧上形成LDD区域111。通过灰化等工艺去除抗蚀掩模。
接着，形成抗蚀掩模，以在各PD的形成区域中设置开口，在加速能量为10kev、剂量为1×1013/cm2-3×1013/cm2以及注入角度为7°的条件下，离子注入P型杂质(此处为硼离子(B+))，以在各PD的表面层上形成P+屏蔽区域112。该P+屏蔽区112使各PD成为埋入结构。
图15A至15D：
接着，形成外围Tr、TG-Tr、SF-Tr、SL-Tr以及RS-Tr的各连接区域113，侧壁绝缘膜114以及HTO膜115。
具体地，首先形成抗蚀掩模(未示出)，以在图15B的FD1(包括FD2)的形成区域以及在图15C和15D的各形成区域的LDD区域111的STI元件隔离结构102的端部分别设置开口。使用该掩模，在加速能量为15kev、剂量为2×1015/cm2的条件下，离子注入N型杂质(此处为磷离子(P+))以形成各连接区域113。至此，分别完成图15B的形成区域中的TG-Tr、图15C的形成区域中的SF-Tr和SL-Tr以及图15D的形成区域中的RS-Tr。通过灰化等工艺去除抗蚀掩模。
接着，在处理温度约为750℃的条件下，在整个衬底表面上沉积膜厚约为100nm的氧化硅膜(即HTO膜)115。
然后，形成抗蚀掩模，从而在图15A的形成区域中设置开口，并且使用该掩模，在图15A的形成区域的整个表面上进行各向异性干蚀刻(回蚀刻)以形成侧壁绝缘膜114，而仅保留图15A的形成区域中外围G的两侧上的HTO膜。此处，图15B、15C和15D的各形成区域保持覆盖有HTO膜115的原因是保护所述形成区域在下文所述的硅化工艺中不被硅化。通过灰化等工艺去除抗蚀掩模。
图16A至16D：
接着，外围Tr形成为硅化物结构。
具体地，形成抗蚀掩模，从而在图16A的形成区域设置开口，使用该抗蚀掩模，在加速能量为13kev、剂量为2×1015/cm2以及注入角度为7°的条件下，将N型杂质(此处为磷离子(P+))离子注入到图16A的各形成区域的外围G的两侧，以形成一对SD区域116。此处，在图16A的形成区域中完成外围Tr。通过灰化等工艺去除抗蚀掩模。
接着，在使用氢氟酸(HF)处理图16A的形成区域的硅表面之后，通过溅射沉积钴(Co)膜，并且在例如温度约为520℃的条件下通过快速热退火(RTA)进行处理。通过RTA处理，硅与钴(Co)发生反应从而在外围G和SD区域116上形成硅化钴膜117。接着，通过湿蚀刻去除未反应的钴(Co)，例如在温度约为840℃的条件下进行快速热退火(RTA)处理。此处，由于图16B、16C和16D的各形成区域保持覆盖有HTO膜115，所以不会出现硅化。
图17A至17D：
接着，形成用于连接第一层布线层的各塞P0、P1至P13(此处，只示出塞P5、P8、P10、P12、P13)。
具体地，首先在整个表面上层叠膜厚为约20nm的氧化硅膜(例如等离子体一氧化硅)和膜厚为约70nm的氮化硅膜(例如等离子体氮化硅)以形成绝缘膜118。
接着，形成抗蚀掩模(未示出)，从而在图17B的PD1和TG-Tr中(FD1的一部分除外)设置开口，并且通过光刻和干蚀刻去除至少层间绝缘膜118的氮化硅膜。为了便于说明，图17B示出抗蚀掩模的开口的绝缘膜118完全去除的状态。
接着，在整个表面上沉积膜厚为约1000nm的氧化硅膜(此处为等离子体TEOS膜)以形成层间绝缘膜119。接着，通过CMP法抛光层间绝缘膜119的表面，以平坦化层间绝缘膜119的表面。
接着，形成抗蚀掩模(未示出)，从而部分暴露层间绝缘膜119的表面，所述层间绝缘膜119与图17B的FD1的连接区域113、图17C的SF-D的连接区域113和SL-S的连接区域113以及图17D的RS-D和RS-S的各连接区域113对准(aligned)。使用该抗蚀掩模，图案化层间绝缘膜119、绝缘膜118以及HTO膜115以形成各接触孔120，所述接触孔120暴露图17B的FD1的连接区域113的一部分、图17C的SF-D的连接区域113和SL-S的连接区域113以及图17D的RS-D和RS-S的各连接区域113。通过灰化等工艺去除该抗蚀掩模。
接着，形成抗蚀掩模(未示出)，从而在与图17A中一对SD区域116分别对准的层间绝缘膜119的部分表面中设置开口。使用该掩模，图案化层间绝缘膜119与绝缘膜118，以形成各接触孔121，所述接触孔121暴露图17A的一对SD区域的一部分。通过灰化等工艺去除该抗蚀掩模。
接着，通过溅射在整个表面上形成膜厚约为30nm/50nm的粘合膜(此处为Ti/TiN)(未示出)，从而覆盖各接触孔120和121的内壁表面。之后，使用CVD法通过粘合膜在整个表面上沉积钨(W)从而掩埋各接触孔120和121。
然后，使用CMP法抛光所沉积的钨，并使用层间绝缘膜119作为抛光停止膜。该抛光分别形成图17B的接触孔120中的钨塞P5、图17C的接触孔120中的钨塞P8和P10、图17D的接触孔120中的钨塞P12和P13以及图17A的接触孔121中的钨塞P14和P15。此处，钨塞P1到P4、P6、P7、P9以及P11与钨塞P5、P8、P10、P12以及P13同时形成。
图18A和图18B：
形成第一层布线层122和第二层布线层125等。
具体地，首先通过溅射按顺序沉积Ti/TiN/Al/Ti/TiN(未示出)，其中各层膜厚分别约为30nm/50nm/400nm/5nm/50nm。
接着，通过光刻和干蚀刻图案化Ti/TiN/Al/Ti/TiN以形成第一层布线层122。在图示的实例中，在图18A中示出第一层布线层122的如下部件：连接至钨塞P5的布线W1以及连接至钨塞P1的TG-Tr1的TG线1(此外，还包括与图中左端相邻的传感器单元的Vr2线)。在图18B中示出连接至钨塞P8的布线W4、连接至钨塞P7的布线W3、连接至钨塞P9的SL-Tr的SL线以及连接至钨塞P10的布线W5。此外，第一层布线层122包括连接至钨塞P2的TG-Tr2的TG线2、连接至钨塞P6的布线W2、连接至钨塞P3的布线TG-Tr3的TG线3、连接至钨塞P4的TG-Tr4的TG线4、连接至钨塞P11的RS-Tr的RS线、连接至钨塞P12的布线W6以及连接至钨塞P13的Vr2线。
接着，层叠膜厚约为750nm的氧化硅膜(例如HDP等离子体氧化膜)和膜厚约为1100nm的氧化硅膜(例如等离子体氧化膜)，从而覆盖第一层布线层122以形成层间绝缘膜123。之后，利用CMP法抛光层间绝缘膜123的表面，以平坦化层间绝缘膜123的表面。
接着，形成抗蚀掩模(未示出)，从而部分暴露层间绝缘膜123的表面，所述层间绝缘膜123与图18A的布线W1和图18B的布线W4、W3以及W5对准。使用该抗蚀掩模，图案化层间绝缘膜123以形成各接触孔124，所述接触孔124部分暴露图18A中的布线W1和图18B中的布线W4、W3以及W5。通过灰化等工艺去除该抗蚀掩模。
接着，通过溅射在整个表面上形成膜厚约为30nm/50nm的粘合膜(此处为Ti/TiN)(未示出)，从而覆盖各接触孔124的内壁表面。之后，使用CVD法通过该粘合膜在整个表面上沉积钨，从而掩埋各接触孔124。
然后，使用CMP法抛光所沉积的钨，并使用层间绝缘膜123作为抛光停止膜。该抛光分别形成图18A的接触孔124中的钨塞P22、图18B的接触孔124中的钨塞P21、P24以及P26。此处，钨塞P22至P23以及P25与钨塞P21、P22、P24以及P26同时形成。
接着，通过溅射按顺序沉积Ti/TiN/Al/Ti/TiN(未示出)，其中各层膜厚分别约为30nm/50nm/400nm/5nm/50nm。
接着，通过光刻和干蚀刻图案化Ti/TiN/Al/Ti/TiN以形成第二层布线层125。第二层布线层125由沿列方向近似平行延伸的Vr1线、SF-FD连接线以及SG线构成。在所示实例中，在图18A中示出第二层布线层125的如下部件：连接至钨塞P22的SF-FD连接线和由塞P26连接的SG线。在图18B中示出连接至钨塞P21的Vr1线、连接钨塞P24的SF-FD连接线以及连接至钨塞P26的SG线。
接着，层叠膜厚约为750nm的氧化硅膜(例如HDP等离子体氧化膜)和膜厚约为1100nm的氧化硅膜(例如等离子体氧化膜)，从而覆盖第二层布线层125以形成层间绝缘膜126。接着，使用CMP法抛光该层间绝缘膜126的表面，以平坦化层间绝缘膜126的表面。
之后，虽然未示出，但是在除了图18A中形成区域之外的各形成区域上形成第三层布线层之后，在第三层布线层上形成与层间绝缘膜123和126相似的具有平坦化表面的层间绝缘膜127。
然后，通过等离子体CVD法在层间绝缘膜127上沉积氮化硅膜，从而形成覆盖膜128。
图19：
接着，形成滤色镜(color filter)129和微透镜130，从而完成包括传感器单元的CMOS图像传感器。
具体地，在各PD1至PD4(图示实例中即为PD1)对准区域的覆盖膜128上形成滤色镜129之后，形成微透镜130以将其组装为摄像(camera)模块。以上述方式，完成根据本实施例的包括传感器单元的CMOS图像传感器。
如上所述，根据本实施例，通过使用在四个光电转换单元之间共享信号电压读出单元的设置使器件小型化/微型化，并通过以尽可能均匀的间隔设置各PD1至PD4以抑制信号电压变化而实现高度精确的读出操作，能够实现小型化且高可靠性的CMOS成像器件。
[变化例]
现在，将描述第一实施例的几种变化例。
(变化例1)
变化例1采用与第一实施例中描述的CMOS图像传感器大致相同的设置，区别点在于第二层布线层中SF-FD连接线的形状。
图20示出第二层布线层在变化例1的CMOS图像传感器中的传感器单元上的形成方式的示意平面图。
与第一实施例相似，本变化例的传感器单元包括：Vr1线，其上施加复位电压Vr1；SF-FD连接线，用于连接SF-Tr和FD1、2；以及SG线，用于输出信号电荷，所述Vr1线、SF-FD连接线以及SG线设置为第二层布线层的部件。在沿行方向相邻的传感器单元之间按顺序相邻地设置SF-FD连接线、SG线以及Vr1线。
在该变化例中，SF-FD连接线延伸穿过PD1(在顶视图中与PD1到PD4部分重叠)，因而SG线没有突起。因此，在该传感器单元中，形成具有相同宽度的Vr1线、SF-FD连接线以及SG线，从而横穿PD1至PD4(具有相似的重叠区域)。
使用上述设置，除了第一实施例的效果之外，SF-FD连接线与线TG1、TG2、TG3以及TG4之间产生的容量完全相等。因而，当读出来自各PD(PD1到PD4)的信号电荷时，线TG1到TG4的导通/断开的切换对FD-SF的影响完全相等，从而能够防止在共享的四个PD之间产生信号电压差。
(变化例2)
变化例2采用与第一实施例所述CMOS图像传感器大致相同的设置，但区别点在于Vr1与Vr2连接。
图21是变化例2的CMOS图像传感器中传感器单元的等效电路图。
在该变化例的传感器单元中，作为第二层布线层的部件且沿列方向延伸的Vr1线通过钨塞(未示出)电连接到Vr2线，其中Vr2线是第一层布线层的部件并沿行方向延伸。因而，为Vr1线和Vr2线施加相同的复位电压(Vr1＝Vr2)。如果在Vr1线与Vr2线的所有交点均连接，则也能够为设置为矩阵状(网格状方式)的所有像素施加相同的复位电压。
使用上述设置，除了第一实施例的效果之外，还可以向设置为矩阵状图案的各像素非常稳定地施加复位电压。
[第二实施例]
接着，将描述第二实施例。本实施例采用与第一实施例所述的CMOS图像传感器大致相同的设置，而区别点在于构成信号电压读出单元的各晶体管结构的分布方式。
图22A和22B为示出根据第二实施例的CMOS图像传感器的示意平面图，其中图22A为详细示出传感器单元的设置的示意平面图，而图22B为详细示出四个传感器单元(虚线内部区域对应于一个传感器单元)的设置的示意平面图。
如图22A所示，本实施例的传感器单元的基本结构包括：PD1到PD4，沿列方向排列；晶体管结构T1，设置在PD1与PD2之间；晶体管结构T4，设置在PD2与PD3之间；晶体管结构T3，设置在PD3与PD4之间；以及晶体管结构T2，与PD4相邻设置(在PD4与下一级的传感器单元的PD1之间)。
换言之，该传感器单元的设置顺序为：PD1/FD1，TG-Tr1、2/PD2/RS-Tr/PD3/FD2，TG-Tr3、4/PD4/SF-Tr以及SL-Tr。
如上所述，在本实施例的CMOS图像传感器中的传感器单元中，将构成信号电压读出单元的SF-Tr、RS-Tr以及SL-Tr适当地分配和设置为两组，即晶体管结构T4(RS-Tr)和晶体管结构T2(SF-Tr和SL-Tr)，并适当地设置晶体管结构T1和T3。换言之，各PD具有在相邻PD的上、下边界之间插入晶体管的结构。因此，例如参照如图22B所示的排列的四个传感器单元，在沿列方向排列的两个传感器单元中，晶体管结构T2设置在一个传感器的PD4与另一个传感器单元的PD1之间，从而以尽可能均匀的间隔设置八个PD。因而，对于以矩阵状图案设置的具有多个PD的整个像素阵列而言，能够实现以尽可能均匀的间隔设置全部PD的设置方式。
如上所述，在本实施例的CMOS图像传感器中的传感器单元能够具有一种布局，其中与构成信号电压读出单元的晶体管结构T1至T4集成在单个位置的情况(例如专利文献2中的情况)相比，各晶体管结构的尺寸可以较大，从而能够读出各像素中具有微小变化的信号电荷。
图23A和23B为示出第二层布线层在第二实施例的传感器单元上的形成方式的示意平面图，其中图23A为详细示出传感器单元的设置的示意平面图，图23B为详细示出四个传感器单元(虚线内部区域对应于一个传感器单元)的示意平面图。
本实施例的传感器单元具有：Vr1线，其上施加复位电压Vr1；SF-FD连接线，用于连接SF-Tr和FD1、2；以及SG线，用于输出信号电荷，所设置的Vr1线、SF-FD连接线以及SG为第二层布线层的部件。
Vr1线通过塞P21连接到布线W4。因此，Vr1线连接到SF-Tr的SF-D。
该Vr1线沿列方向形成为具有大致相同宽度的带状形状。
SF-FD连接线通过塞P22连接到布线W1，通过塞P23连接到布线W2，通过塞P24连接到布线W3，以及通过塞25连接到W6。如上所述，布线W1通过塞P5连接到FD1，布线W2通过塞P6连接到FD2，布线W3通过塞P7连接到SF-G，以及布线W6通过塞P12连接到RS-S。因此，SF-FD连接线连接到FD1、2，SF-Tr的SF-G，以及RS-Tr的RS-S。
在顶视图中，SF-FD连接线与PD2到PD4部分重叠，即与构成传感器单元的PD1到PD4之间的相邻元件以及TG线1到TG线4部分重叠，而在顶视图中SF-FD连接线与PD1不重叠。
SG线通过塞P26连接到布线W5。因此，SG线连接到SL-Tr的SL-S线。
SG线具有朝向PD1的突起14，因此在顶视图中SG线与PD1部分重叠。
如上所述，根据本实施例，通过使用在四个光电转换单元之间共享信号电压读出单元的设置使器件小型化/微型化，并通过以尽可能均匀的间隔设置各PD1至PD4以抑制信号电压变化而实现高度精确的读出操作，能够实现小型化且高可靠性的CMOS成像器件。
至此，已经参照实施例描述本发明，然而本发明并不限于上述实施例。
例如，虽然在该第一和第二实施例中说明了如图7的晶体管结构T2的如下结构：顺序连接Vr1线、SF-Tr、SL-Tr、SG线，但是也可以使用如下结构：顺序连接Vr1线、SL-Tr、SF-Tr、SG线(SF-Tr和SL-Tr交换)。这种情况也使得能够由SL-Tr进行行选择，并且以尽可能均匀的间隔设置各PD1至PD4的效果保持不变。
此外，例如，读出信号时通过改变选择的行与非选择的行之间的FD电压省略SL-Tr的方法是公知的(参见图像信息与电视工程学会技术报告第29卷第24号第21-24页的题为“使用a-Si滤色镜的2μm单元/MOS图像传感器”的文献(“2μm cell/MOS image sensor using a-Si color filter”，The Instituteof Image Information and Television Engineers，Technical Report Vol.29，No.24，PP.21-24))。而且在未使用SL-Tr的像素结构的情况，如果晶体管结构T2设置为只包括SF-Tr，则与第一和第二实施例相同，以尽可能均匀的间隔设置PD1至PD4的效果能够保持不变。
根据本发明，通过使用在四个光电转换单元之间共享信号电压读出单元的设置使器件小型化/微型化，并通过以尽可能均匀的间隔设置各PD1至PD4以抑制信号电压变化而实现高度精确的读出操作，能够提供小型化且高可靠性的CMOS成像器件。
Claims (13)
1、一种半导体成像器件，具有以矩阵状图案设置的多个像素，每个所述像素包括：
光电转换单元，用于将接收到的光转换为信号电荷；
信号电压转换单元，用于将所述信号电荷转换为电压；
第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及
信号电压读出单元，其具有：
第二晶体管，用于将所述信号电压转换单元的电压调节为第二复位电压；
第三晶体管，用于输出与所述信号电压转换单元的电压一致的信号电压；以及
第四晶体管，用于选择所述像素所属的行，
其中沿列方向排列的四个所述光电转换单元共享所述信号电压读出单元，上述元件的设置顺序如下：所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第三晶体管和所述第四晶体管/所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第二晶体管。
2、如权利要求1所述的半导体成像器件，还包括：
第一布线层，包括：转移布线，连接到所述第一晶体管的栅极；复位布线，连接到所述第二晶体管的栅极；以及选择布线，连接到所述第四晶体管的栅极，所述转移布线、复位布线以及选择布线均沿行方向延伸；以及
第二布线层，在所述第一布线层的上表面形成，该第二布线层包括：第一复位电压布线，电连接到所述第三晶体管的漏极以提供第一复位电压；连接布线，连接到所述第三晶体管的栅极和所述信号电压转换单元；以及信号布线，电连接到所述第三晶体管的源极，所述第一复位电压布线、连接布线以及信号布线依次并行排列并且均沿列方向延伸，
其中在所述第二布线层中，所述第一复位电压布线与所述连接布线之间的间距大于所述连接布线与所述信号布线之间的间距。
3、如权利要求2所述的半导体成像器件，其中：
在顶视图中，所述连接布线与四个所述光电转换单元中相邻的三个光电转换单元部分地重叠，并与所述转移布线部分地重叠，而在顶视图中所述连接布线与四个所述光电转换单元中的其余光电转换单元不重叠，以及
所述信号布线具有朝向所述光电转换单元的突起，并在顶视图中与所述其余光电转换单元部分地重叠。
4、如权利要求2所述的半导体成像器件，其中在顶视图所示中所述连接布线与四个所述光电转换单元以及所述转移布线部分地重叠。
5、如权利要求2所述的半导体成像器件，其中
所述第一布线层还包括第二复位电压布线，所述第二复位电压布线与沿行方向延伸的所述第二晶体管的漏极连接以提供第二复位电压，以及
在所述第一复位电压布线与所述第二复位电压布线断开连接的情况下，所述第二复位电压大于所述第一复位电压。
6、如权利要求2所述的半导体成像器件，其中
所述第一布线层还包括第二复位电压布线，所述第二复位电压布线与沿行方向延伸的所述第二晶体管的漏极连接以提供第二复位电压，以及
所述第一复位电压布线与所述第二复位电压布线相连。
7、一种半导体成像器件，具有以矩阵状图案设置的多个像素，每个所述像素包括：
光电转换单元，用于将接收到的光转换为信号电荷；
信号电压转换单元，用于将所述信号电荷转换为电压；
第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及
信号电压读出单元，其具有：
第二晶体管，用于将所述信号电压转换单元的电压调节为第二复位电压；
第三晶体管，用于输出与所述信号电压转换单元的电压一致的信号电压；以及
第四晶体管，用于选择所述像素所属的行，
其中沿列方向排列的四个所述光电转换单元共享所述信号电压读出单元，上述元件的设置顺序如下：所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第二晶体管/所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第三晶体管和所述第四晶体管。
8、如权利要求7所述的半导体成像器件，还包括：
第一布线层，包括：转移布线，连接到所述第一晶体管的栅极；复位布线，连接到所述第二晶体管的栅极；以及选择布线，连接到所述第四晶体管的栅极，所述转移布线、复位布线以及选择布线沿行方向延伸；以及
第二布线层，在所述第一布线层的上表面形成，该第二布线层包括：第一复位电压布线，电连接到所述第三晶体管的漏极以提供第一复位电压；连接布线，连接到所述第三晶体管的栅极以及所述信号电压转换单元；以及信号布线，电连接到所述第三晶体管的源极，所述第一复位电压布线、连接布线以及信号布线依次并行排列并且均沿列方向延伸，
其中在所述第二布线层中，所述第一复位电压布线与所述连接布线之间的间距大于所述连接布线与所述信号布线之间的间距。
9、如权利要求8所述的半导体成像器件，其中：
在顶视图中，所述连接布线与四个所述光电转换单元中相邻的三个光电转换单元部分地重叠，并与所述转移布线部分地重叠，而在顶视图中，所述连接布线与四个所述光电转换单元中的其余光电转换单元不重叠，以及
所述信号布线具有朝向所述光电转换单元的突起，并在顶视图中与所述其余光电转换单元部分地重叠。
10、如权利要求8所述的半导体成像器件，其中在顶视图中所述连接布线与四个所述光电转换单元以及所述转移布线部分地重叠。
11、如权利要求8所述的半导体成像器件，其中：
所述第一布线层还包括第二复位电压布线，所述第二复位电压布线与沿行方向延伸的所述第二晶体管的漏极连接以提供第二复位电压，以及
在所述第一复位电压布线与所述第二复位电压布线断开连接的情况下，所述第二复位电压大于所述第一复位电压。
12、如权利要求8所述的半导体成像器件，其中：
所述第一布线层还包括第二复位电压布线，所述第二复位电压布线与沿行方向延伸的所述第二晶体管的漏极连接以提供第二复位电压，以及
所述第一复位电压布线与所述第二复位电压布线相连。
13、一种半导体成像器件，具有以矩阵状图案设置的多个像素，每个所述像素包括：
光电转换单元，用于将接收到的光转换为信号电荷；
信号电压转换单元，用于将所述信号电荷转换为电压；
第一晶体管，用于控制所述信号电荷从所述光电转换单元到所述信号电压转换单元的转移；以及
信号电压读出单元，其具有：
第二晶体管，用于将所述信号电压转换单元的电压调节为第二复位电压；
第三晶体管，用于输出与所述信号电压转换单元的电压一致的信号电压，
其中沿列方向排列的四个所述光电转换单元共享所述信号电压读出单元，上述元件的设置顺序如下：所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第三晶体管(或所述第二晶体管)/所述光电转换单元/所述信号电压转换单元和两个所述第一晶体管/所述光电转换单元/所述第二晶体管(或所述第三晶体管)。
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| CP01 | Change in the name or title of a patent holder |
Address after: Japan's Kanagawa Prefecture Yokohama Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Japan's Kanagawa Prefecture Yokohama Patentee before: Fujitsu Microelectronics Ltd. |
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| CP02 | Change in the address of a patent holder |
Address after: Japan's Kanagawa Prefecture Yokohama Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
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| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100113 Termination date: 20130426 |