JP2007180336A - 半導体撮像装置 - Google Patents
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Abstract
【解決手段】列方向に一列に並ぶ4個のPD(PD1〜4)が信号電圧読出部を共有する構成において、各構成要素を、PD1/FD1及びTG−Tr1,2/PD2/SF−Tr及びSL−Tr/PD3/FD2及びTG−Tr3,4/PD4/RS−Trの順番に配する。
【選択図】図2
Description
この4Tr−APSにおいて、図24(a)に示すように、フォトダイオード(PD)は、受光した光をNP接合により光電変換し、発生した信号電荷(電子)をN型拡散層に蓄積する。浮遊拡散層(Floating Diffusion:FD)は、PDから転送される信号電荷を電圧に変換する容量である。転送ゲートトランジスタ(Transfer Gate Transistor:TG−Tr)は、PDからFDへの信号電荷の転送を制御する。リセットトランジスタ(ReSet Transistor:RS−Tr)は、FDの電圧をリセット電圧Vrにリセットする。ソースフォロアトランジスタ(Source follower Transistor:SF−Tr)は、FDの電圧(信号電荷により変化する)に応じた信号電圧を出力する。選択トランジスタ(SeLect Transistor:SL−Tr)は、当該画素の属する行を選択するためのものである。
各行が選択(SL−Trがオン)されると、先ず、TG−TrがオフのままでRST−Trがオンとなり、FDがリセットされ、FDの電圧に応じた信号電圧がノイズ(N)として読み出される。次にTG−Trをオン/オフしてPDからFDに信号電荷を転送する。FDでは、PDから転送された信号電荷に相当する分だけ電圧が低下し、SF−Trから当該電圧に応じた信号電圧が信号(S)として出力される。
例えば、特許文献1では、隣接する2×2個のPD、及び2×4個のPDで信号電圧読出部(SF−Tr、RS−Tr及びSL−Trから構成される)を共通化する技術が開示されている。
また、特許文献2では、列方向の2個のPDで信号電圧読出部を共通化する技術、及び列方向の4個のPDで信号電圧読出部を共通化する技術が開示されている。後者の場合、具体的には、列方向に隣接する4個のPD(PD1〜PD4)について、PD1/FD1/PD2/信号電圧読出部/PD3/FD2/PD4の順番に配される。
特許文献1の場合、各PDについて、列方向で隣接するPD間及び行方向で隣接するPD間の双方に信号電圧読出部のトランジスタが配されるため、画素アレイとしては比較的大面積を占有することになる。従ってこの場合、4Tr−APSを十分に小型化・微細化することはできない。
本発明者は、各PDをほぼ等間隔に配置し、しかも信号電圧読出部の占有面積をある程度確保すべく鋭意検討した結果、隣接するPD間に、信号電圧読出部を構成するSF−Tr、RS−Tr及びSL−Trを適宜分配して設ける技術思想に想到した。
または、各構成要素を、PD1/FD1及びTG−Tr1,2/PD2/RS−Tr/PD3/FD1及びTG−Tr3,4/PD4/SF−Tr及びSL−Trの順番に配する。
以下、本発明を適用した具体的な緒実施形態について、図面を参照しながら詳細に説明する。
(CMOSイメージセンサの概略構成)
図1は、第1の実施形態によるCMOSイメージセンサの基本構造(列方向に一列に並ぶ4個のPDを含むセンサユニット:以下、単にセンサユニットと略称する。)を示す模式図であり、図2は、図1のセンサユニットの構成を詳細に示す概略平面図である。図3は、2個のセンサユニットを示す模式図であり、図4は、4個のセンサユニットの構成(破線内が1個のセンサユニットに相当する)を詳細に示す概略平面図である。ここで、図2及び図4では、センサユニットの基本構造として、各トランジスタのゲート電極上に1層目の配線層が形成された様子を示す。
トランジスタ構造T1は、FD1とTG−Tr1及びTG−Tr2とから構成されている。ここで、TG−Tr1のゲート電極をTG−G1、1層目の配線層の一部であるTG線(TG−Tr1のTG−G1と接続される。)をTG線1と示す。また、TG−Tr2のゲート電極をTG−G2、1層目の配線層の一部であるTG線(TG−Tr2のTG−G2と接続される。)をTG線2と示す。TG−G1とTG線1とがプラグP1で接続されている。TG−G2とTG線2とがプラグP2で接続されている。FD1は、1層目の配線層の一部である配線W1とプラグP5で接続されている。
ここで、SF−Trのゲート電極をSF−G、ドレイン電極をSF−Dと示す。SF−Gは、1層目の配線層の一部である配線W3とプラグP7で接続されている。SF−Dは、1層目の配線層の一部であり、後述のVr1線(2層目の配線層の一部)と接続される配線W4とプラグP8で接続されている。
ここで、RS−Trのゲート電極をRS−G、ソース電極をRS−S、ドレイン電極をRS−Dと示す。RS−Gは、1層目の配線層の一部であるRS線とプラグP11で接続されている。RS−Sは、1層目の配線層の一部である配線W6とプラグP12で接続されている。RS−Dは、1層目の配線層の一部であり、リセット電圧Vr2が印加されるVr2線とプラグP13で接続されている。
SF−Tr :L/W=0.50μm/0.22μm
SL−Tr :L/W=0.34μm/0.22μm
RS−Tr :L/W=0.34μm/0.22μm
図5(b)に示すように、縦(列)端部位に位置するPD12(図5(a)中の円Aで示す)では、画素アレイ11の中央部位からの距離が比較的近いため、上層に位置する配線13間を透過した光(破線で示す)の斜め入射角θ1は小さく、縦(列)端部位に位置するPD12では、その横幅が狭くとも十分に受光できる。これに対して、横(行)端部位に位置するPD12(図5(a)中の円Bで示す)では、画素アレイ11の中央部位からの距離が比較的遠いため、上層に位置する配線13間を透過した光(実線で示す)の斜め入射角θ2は大きく、横(行)端部位に位置するPD12では、十分な受光を実現するにはその横幅が広いことを要する。即ち、シェーディングを緩和するにはPDを横長形状とすることが望ましい。
図6は、図2に示したセンサユニットに2層目の配線層が形成された様子を示す概略平面図であり、図7は、図6のセンサユニットの等価回路図である。図8は、図4に示した4個のセンサユニット(破線内が1個のセンサユニットに相当する)に2層目の配線層が形成された様子を示す概略平面図である。
このVr1線は、列方向に沿って略同幅の帯状に形成されている。
このSG線は、PD1と平面視で一部重畳状態となるようにPD1側への突出部14を有している。
以下、本実施形態によるCMOSイメージセンサの製造方法について説明する。本実施形態では、周辺回路のNMOSトランジスタを含むセンサユニットを説明の対象とする。
図10〜図12,図14〜図19は、本実施形態によるCMOSイメージセンサの製造方法を工程順に示す概略断面図であり、図13はCMOSイメージセンサの一工程を示す模式図((a)が行方向に隣接するPDを示す概略平面図、(b)が(a)の破線IV−IV'に沿った概略断面図)である。
先ず、素子領域を画定するSTI素子分離構造102を形成する。
詳細には、シリコン基板101の素子分離領域を例えば400nm程度の深さにエッチングして分離溝を形成する。そして、分離溝を埋め込むように絶縁物、ここではシリコン酸化物(HDP−SIO)を堆積し、表層を化学機械研磨法(CMP法)により研磨して、分離溝をシリコン酸化物で充填してなるSTI素子分離構造102を形成する。
詳細には、周辺−Trの形成領域を開口するレジストマスク(不図示)を形成し、P型不純物、ここではホウ素(B+)を加速エネルギー300keV、ドーズ量3×1013/cm2、注入角度(基板表面に対する法線からの傾斜角度)0°の条件でイオン注入し、P型ウェル103を形成する。このP型ウェル103は、基板低抵抗化のために上記程度の高濃度に形成することを要する。
続いて、P型ウェル105,106を形成する。
詳細には、先ず、(c),(d)に示す各形成領域を開口するレジストマスク(不図示)を形成し、P型不純物、ここではホウ素(B+)を加速エネルギー300keV、ドーズ量1×1013/cm2、注入角度0°の条件でイオン注入し、P型ウェル105を形成する。レジストマスクは灰化処理等により除去される。
続いて、P型ウェル107及びPD1〜PD4(図示の例ではPD1)を形成する。
詳細には、図12では、(b)のPD形成領域とSTI素子分離構造102との間、(c),(d)に示す各形成領域、図13では、(b)の行方向に隣接するPD間を開口するレジストマスク(不図示)を形成する。そして、P型不純物、ここではホウ素(B+)を加速エネルギー30keV、ドーズ量5×1012/cm2、注入角度7°の条件でイオン注入し、P型ウェル107を形成する。このP型ウェル107は、信号電圧読出部を構成する各トランジスタの閾値制御に資する。レジストマスクは灰化処理等により除去される。
続いて、周辺−Tr、TG−Tr、SF−Tr、SL−Tr、及びRS−Trの各LDD領域111、各PDのP+シールド領域112を形成する。
詳細には、先ず、(a),(b),(c),(d)に示す各形成領域の基板表面を例えば800℃で熱酸化し、膜厚8nm程度のゲート絶縁膜108を形成する。
次に、(a),(b),(c),(d)に示す各形成領域を含む基板全面に、例えばCVD法により多結晶シリコン膜(不図示)を膜厚180nm程度に堆積する。
続いて、周辺−Tr、TG−Tr、SF−Tr、SL−Tr、及びRS−Trの各接続領域113、サイドウォール絶縁膜114、及びHTO膜115を形成する。
詳細には、先ず、(b)のFD1(FD2も含む)の形成領域、(c),(d)の各形成領域において、それぞれLDD領域111のSTI素子分離構造102側の端部を開口するレジストマスク(不図示)を形成する。このレジストマスクを用いて、N型不純物、ここではリン(P+)を加速エネルギー15keV、ドーズ量2×1015/cm2の条件でイオン注入し、各接続領域113を形成する。ここで、(b)の形成領域にはTG−Trが、(c)の形成領域にはSF−Tr及びSL−Trが、(d)の形成領域にはRS−Trがそれぞれ完成する。レジストマスクは灰化処理等により除去される。
そして、(a)の形成領域を開口するレジストマスクを形成し、このレジストマスクを用いて、(a)の形成領域の全面を異方性ドライエッチング(エッチバック)して、(a)の形成領域においてHTO膜115を周辺−Gの両側面のみに残し、サイドウォール絶縁膜114を形成する。ここで、(b),(c),(d)の各形成領域をHTO膜115で覆った状態としておくのは、後述のシリサイド工程でこれらの形成領域がシリサイド化しないように保護するためである。レジストマスクは灰化処理等により除去される。
続いて、周辺−Trをサリサイド構造とする。
詳細には、先ず、(a)の形成領域を開口するレジストマスクを形成し、このレジストマスクを用いて、(a)の形成領域における周辺−Gの両側にN型不純物、ここではリン(P+)を加速エネルギー13keV、ドーズ量2×1015/cm2、注入角度7°の条件でイオン注入し、一対のSD領域116を形成する。ここで、(a)の形成領域には周辺−Trが完成する。レジストマスクは灰化処理等により除去される。
続いて、1層目の配線層と接続するための各プラグP0,P1〜P13(ここでは、プラグPのみ示す)を形成する。
詳細には、先ず、全面にシリコン酸化膜(例えばプラズマSiO)及びシリコン窒化膜(例えばプラズマSiN)を膜厚20nm程度及び70nm程度に積層し、絶縁膜118を形成する。
1層目の配線層122、2層目の配線層125等を形成する。
詳細には、先ず、スパッタ法により、Ti/TiN/Al/Ti/TiN(不図示)をそれぞれ膜厚30nm程度/50nm程度/400nm程度/5nm程度/50nm程度に順次堆積する。
そして、プラズマCVD法により層間絶縁膜127上にシリコン窒化膜を堆積し、カバー膜128を形成する。
続いて、カラーフィルタ129及びマイクロレンズ130を形成し、センサユニットを含むCMOSイメージセンサを完成させる。
詳細には、各PD1〜PD4、図示の例ではPD1上に整合した部位のカバー膜128上にカラーフィルタ129を形成した後、マイクロレンズ130を形成し、カメラモジュールとして組み立てる。以上により、本実施形態による、センサユニットを含むCMOSイメージセンサを完成させる。
ここで、第1の実施形態の緒変形例について説明する。
変形例1では、第1の実施形態で説明したCMOSイメージセンサと略同様の構成を採るが、2層目の配線層において、SF−FD接続線の形状が異なる点で相違する。
図20は、変形例1のCMOSイメージセンサにおけるセンサユニットに2層目の配線層が形成された様子を示す概略平面図である。
変形例2では、第1の実施形態で説明したCMOSイメージセンサと略同様の構成を採るが、Vr1線とVr2線とが接続されている点で相違する。
図21は、変形例2のCMOSイメージセンサにおけるセンサユニットの等価回路図である。
次いで、第2の実施形態について説明する。本実施形態では、第1の実施形態で説明したCMOSイメージセンサと略同様の構成を採るが、信号電圧読出部を構成する各トランジスタ構造の分配の仕方が異なる点で相違する。
図22は、第2の実施形態によるCMOSイメージセンサを示す概略平面図であり、(a)がセンサユニットの構成を詳細に示す概略平面図、(b)が4個のセンサユニット(破線内が1個のセンサユニットに相当する)の構成を詳細に示す概略平面図である。
このVr1線は、列方向に沿って略同幅の帯状に形成されている。
このSG線は、PD1と平面視で一部重畳状態となるようにPD1側への突出部14を有している。
例えば、第1および第2の実施形態では、トランジスタ構造T2として図7にあるようにVR1線、SF-Tr、SL-Tr、SG線の順番に接続する構造を説明したが、SF-TrとSL-Trの順番を入れ換えたVR1線、SL-Tr、SF-Tr、SG線の順番に接続する構造にしても良い。この場合でもSL-Trによる行選択は可能で、且つ各PD1〜PD4を可及的に等間隔に配置できる効果に変わりはない。
また例えば、信号読み出しの際に選択行と非選択行の間でFD電圧を変えることによりSL-Trを省略する方法が知られている(参考文献:映像情報メディア学会技術報告Vol.29,No.24,PP.21〜24 a-Siカラーフィルタを用いた2umセル・MOSイメージセンサ)。このようなSL-Trを用いないPixel構造である場合であっても、トランジスタ構造T2をSF-Trのみからなる構造とすれば、第1および第2の実施形態と同様にPD1〜PD4を可及的に等間隔に配置できる効果に変わりはない。
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタと、当該画素の属する行を選択する第4のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ及び前記第4のトランジスタ/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
前記第1の配線層の上層に形成されており、前記第3のトランジスタのドレイン電極と電気的に接続されて第1のリセット電圧を与える第1のリセット電圧配線と、前記第3のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第3のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第2の配線層とを更に含み、
前記第2の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第1のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする付記1に記載の半導体撮像装置。
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする付記2に記載の半導体撮像装置。
前記第1のリセット電圧配線と前記第2のリセット電圧配線とが非接続状態とされており、前記第2のリセット電圧が前記第1のリセット電圧よりも大きいことを特徴とする付記3又は4に記載の半導体撮像装置。
前記第1のリセット電圧配線と前記第2のリセット電圧配線とが接続されていることを特徴とする付記3又は4に記載の半導体撮像装置。
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタと、当該画素の属する行を選択する第4のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタ/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ及び前記第4のトランジスタの順番に配されていることを特徴とする半導体撮像装置。
前記第1の配線層の上層に形成されており、前記第3のトランジスタのドレイン電極と電気的に接続されて第1のリセット電圧を与える第1のリセット電圧配線と、前記第3のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第3のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第2の配線層とを更に含み、
前記第2の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第1のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする付記7に記載の半導体撮像装置。
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする付記8に記載の半導体撮像装置。
前記第1のリセット電圧配線と前記第2のリセット電圧配線とが非接続状態とされており、前記第2のリセット電圧が前記第1のリセット電圧よりも大きいことを特徴とする付記9又は10に記載の半導体撮像装置。
前記第1のリセット電圧配線と前記第2のリセット電圧配線とが接続されていることを特徴とする付記9又は10に記載の半導体撮像装置。
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ(或いは前記第2のトランジスタ)/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタ(或いは前記第3のトランジスタ)の順番に配されていることを特徴とする半導体撮像装置。
T1〜T4 トランジスタ構造
TG−Tr 転送ゲートトランジスタ
RS−Tr リセットトランジスタ
SF−Tr ソースフォロアトランジスタ
SL−Tr 選択トランジスタ
FD1,FD2 浮遊拡散層
Claims (10)
- 行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタと、当該画素の属する行を選択する第4のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ及び前記第4のトランジスタ/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタの順番に配されていることを特徴とする半導体撮像装置。 - 前記第1のトランジスタのゲート電極と接続された転送配線と、前記第2のトランジスタのゲート電極と接続されたリセット配線と、前記第4のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第1の配線層と、
前記第1の配線層の上層に形成されており、前記第3のトランジスタのドレイン電極と電気的に接続されて第1のリセット電圧を与える第1のリセット電圧配線と、前記第3のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第3のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第2の配線層とを更に含み、
前記第2の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第1のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする請求項1に記載の半導体撮像装置。 - 前記接続配線は、前記4個の前記光電変換部のうち隣接する3個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記4個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする請求項2に記載の半導体撮像装置。 - 前記接続配線は、前記4個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする請求項2に記載の半導体撮像装置。
- 前記第1の配線層は、行方向に延在してなる前記第2のトランジスタのドレイン電極と接続されて第2のリセット電圧を与える第2のリセット電圧配線を更に有しており、
前記第1のリセット電圧配線と前記第2のリセット電圧配線とが非接続状態とされており、前記第2のリセット電圧が前記第1のリセット電圧よりも大きいことを特徴とする請求項3又は4に記載の半導体撮像装置。 - 行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタと、当該画素の属する行を選択する第4のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタ/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ及び前記第4のトランジスタの順番に配されていることを特徴とする半導体撮像装置。 - 前記第1のトランジスタのゲート電極と接続された転送配線と、前記第2のトランジスタのゲート電極と接続されたリセット配線と、前記第4のトランジスタのゲート電極と接続された選択配線とがそれぞれ行方向に延在してなる第1の配線層と、
前記第1の配線層の上層に形成されており、前記第3のトランジスタのドレイン電極と電気的に接続されて第1のリセット電圧を与える第1のリセット電圧配線と、前記第3のトランジスタのゲート電極及び前記信号電圧変換部と接続された接続配線と、前記第3のトランジスタのソース電極と電気的に接続された信号配線とがこの順序で並列してそれぞれ列方向に延在してなる第2の配線層とを更に含み、
前記第2の配線層において、前記接続配線と前記信号配線との離間距離に比べて前記第1のリセット電圧配線と前記接続配線との離間距離が大きいことを特徴とする請求項6に記載の半導体撮像装置。 - 前記接続配線は、前記4個の前記光電変換部のうち隣接する3個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であるとともに、前記4個の前記光電変換部のうち残りの前記光電変換部とは平面視で非重畳状態とされており、
前記信号配線は、前記残りの前記光電変換部と平面視で一部重畳状態となるように当該残りの前記光電変換部側へ突出する部分を有することを特徴とする請求項7に記載の半導体撮像装置。 - 前記接続配線は、前記4個の前記光電変換部及び前記転送配線と平面視で一部重畳状態であることを特徴とする請求項7に記載の半導体撮像装置。
- 行列状に複数の画素が配されてなる半導体撮像装置であって、
前記各画素は、
受光した光を信号電荷に変換する光電変換部と、
前記信号電荷を電圧に変換する信号電圧変換部と、
前記光電変換部から前記信号電圧変換部へ転送する前記信号電荷を制御する第1のトランジスタと、
前記信号電圧変換部の電圧を第2のリセット電圧に調節する第2のトランジスタと、前記信号電圧変換部の前記電圧に応じた信号電圧を出力する第3のトランジスタとを有する信号電圧読出部と
を含み構成されており、
列方向に一列に並ぶ4個の前記光電変換部が前記信号電圧読出部を共有し、前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第3のトランジスタ(或いは前記第2のトランジスタ)/前記光電変換部/前記信号電圧変換部及び2個の前記第1のトランジスタ/前記光電変換部/前記第2のトランジスタ(或いは前記第3のトランジスタ)の順番に配されていることを特徴とする半導体撮像装置。
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