KR100697793B1 - 반도체 촬상 장치 - Google Patents

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KR100697793B1
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나루미 오카와
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 열방향으로 인접하는 4개의 광전 변환부에서 신호 전압 판독부를 공통화하는 구성을 채용하여 장치의 소형화·미세화를 도모하고, 각 광전 변환부를 가급적 등간격으로 배치하고, 신호 전압의 변동을 억제하여 정밀한 신호 판독을 가능하게 하는, 소형이며 신뢰성이 높은 반도체 촬상 장치를 실현하는 것을 목적으로 한다.
열방향으로 1열로 나열하는 4개의 PD(PD1∼4)가 신호 전압 판독부를 공유하는 구성에서 각 구성 요소를 PD1/FD1 및 TG－Tr1,2/PD2/SF－Tr 및 SL－Tr/PD3/FD2 및 TG－Tr3,4/PD4/RS－Tr의 순서대로 배열한다.

Description

반도체 촬상 장치{SEMICONDUCTOR IMAGING DEVICE}
도 1은 제1 실시형태에 의한 CM0S 이미지 센서의 기본 구조를 도시한 모식도.
도 2는 도 1의 센서 유닛의 구성을 상세히 도시한 개략 평면도.
도 3은 2개의 센서 유닛을 도시한 모식도.
도 4는 4개의 센서 유닛의 구성을 상세히 도시한 개략 평면도.
도 5는 화소 어레이의 수광 상태를 설명하기 위한 모식도.
도 6은 도 2에 도시한 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시한 개략 평면도.
도 7은 도 6의 센서 유닛의 등가 회로도.
도 8은 도 4에 도시한 4개의 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시한 개략 평면도.
도 9는 2번째 층의 배선층의 배치를 간략화하여 도시한 개략 평면도.
도 10은 본 실시형태에 의한 CM0S 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 11은 도 10에 이어서, 본 실시형태에 의한 CM0S 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 12는 도 11에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 13은 도 11에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 모식도.
도 14는 도 12 및 도 13에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 15는 도 14에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 16은 도 15에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 17은 도 16에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 18은 도 17에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 19는 도 18에 이어서, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시한 개략 단면도.
도 20은 변형예 1의 CMOS 이미지 센서에서의 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시한 개략 평면도.
도 21은 변형예 2의 CMOS 이미지 센서에서의 센서 유닛의 등가 회로도.
도 22는 제2 실시형태에 의한 CMOS 이미지 센서를 도시한 개략 평면도.
도 23은 제2 실시형태에 의한 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시한 개략 평면도.
도 24는 종래의 4Tr－APS를 구성하는 화소의 구성을 도시한 모식도.
도 25는 종래의 4Tr－APS 동작 시퀀스의 일례를 도시한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
PD1∼PD4: 포토 다이오드
T1∼T4: 트랜지스터 구조
TG－Tr: 전송 게이트 트랜지스터
RS－Tr: 리셋 트랜지스터
SF－Tr: 소스 팔로워 트랜지스터
SL－Tr: 선택 트랜지스터
FD1, FD2: 부유 확산층
본 발명은, 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치에 관한 것이다.
일반적으로, 반도체 촬상 소자는 CCD 이미지 센서와 CMOS 이미지 센서로 크게 구별된다. CMOS 이미지 센서의 일종으로서, 4개의 트랜지스터 및 1개의 포토 다이오드(Photo Diode: PD)를 포함하도록 1개의 화소가 구성되는 4Tr＋1PD 형의 4Tr －APS(Active Pixel Sensor)가 있다.
4Tr－APS를 구성하는 화소의 구성을 도 24에 도시한다.
이 4Tr－APS에 있어서, 도 24(a)에 도시하는 바와 같이, 포토 다이오드(PD)는, 수광한 광을 NP 접합에 의해 광전 변환하고, 발생한 신호 전하(전자)를 N형 확산층에 축적한다. 부유 확산층(Floating Diffusion: FD)은 PD로부터 전송되는 신호 전하를 전압으로 변환하는 용량이다. 전송 게이트 트랜지스터(Transfer Gate Transistor: TG－Tr)는, PD에서 FD로의 신호 전하의 전송을 제어한다. 리셋 트랜지스터(ReSet Transistor: RS－Tr)는 FD의 전압을 리셋 전압(Vr)으로 리셋한다. 소스 팔로워 트랜지스터(Source follower Transistor: SF－Tr)는 FD의 전압(신호 전하에 의해 변화됨)에 따른 신호 전압을 출력한다. 선택 트랜지스터(SeLect Transistor: SL－Tr)는, 상기 화소가 속하는 행을 선택하기 위한 것이다.
각 화소에 있어서는, 도 24(b)에 도시하는 바와 같이, TG－Tr의 게이트 전극과 접속된 TG 선과, RS－Tr의 게이트 전극과 접속된 RS 선과, SL－Tr의 게이트 전극과 접속된 SL 선이 각각 행방향으로 병렬 상태로 하여 설치되는 동시에, 리셋 전압(Vr)을 부여하는 Vr 선과, SF－Tr의 소스 전극과 접속되고, 신호 전압을 판독하기 위한 SG 선이 각각 열방향으로 병렬 상태로 하여 설치되어 있다. 각 화소는 TG 선, SL 선 및 RS 선에 의해 행마다 선택되어 신호 전압의 판독이 행해진다.
4Tr－APS의 동작 시퀀스의 일례를 도 25에 도시한다.
각 행이 선택(SL－Tr이 온)되면, 우선, TG－Tr이 오프 상태로 RST－Tr이 온이 되며, FD가 리셋되고, FD의 전압에 따른 신호 전압이 노이즈(N)로서 판독된다. 다음에 TG－Tr을 온/오프하여 PD에서 FD로 신호 전하를 전송한다. FD에서는, PD에서 전송된 신호 전하에 해당하는 분만큼 전압이 저하하고, SF－Tr로부터 상기 전압에 따른 신호 전압이 신호(S)로서 출력된다.
최근에는, 4Tr－APS에서도 소형화·미세화의 요청이 높아지고 있으며, 인접하는 화소 사이에서의 소자 공통화가 제안되어 있다.
예컨대, 특허문헌 1에서는 인접하는 2×2개의 PD 및 2×4개의 PD에 의해 신호 전압 판독부(SF－Tr, RS－Tr 및 SL－Tr로 구성됨)를 공통화하는 기술이 개시되어 있다.
또한, 특허 문헌 2에서는 열방향의 2개의 PD에 의해 신호 전압 판독부를 공통화하는 기술 및 열방향의 4개의 PD에 의해 신호 전압 판독부를 공통화하는 기술이 개시되어 있다. 후자의 경우, 구체적으로는, 열방향으로 인접하는 4개의 PD(PD1∼PD4)에 대해서, PD1/FD1/PD2/신호 전압 판독부/PD3/FD2/PD4의 순서대로 배치된다.
[특허 문헌 1] 일본 특허 공개 제2000－232216호 공보
[특허 문헌 2] 일본 특허 공개 제2001－298177호 공보
그러나, 상기한 종래 기술에는 이하에 도시하는 바와 같은 심각한 문제가 있다.
특허 문헌 1의 경우, 각 PD에 대해서 열방향으로 인접하는 PD 사이 및 행방향으로 인접하는 PD 사이의 쌍방에 신호 전압 판독부의 트랜지스터가 배치되기 때 문에, 화소 어레이로서는 비교적 대면적을 점유하게 된다. 따라서 이 경우, 4Tr－APS를 충분히 소형화·미세화 할 수 없다.
여기서, 열방향으로 인접하는 4개의 PD에 의해 신호 전압 판독부를 공통화하는 기술에 대한 기대가 높아진다. 그런데, 특허 문헌 2의 경우, 열방향 2개의 PD에 의해 신호 전압 판독부를 공통화하는 기술에서는, 애당초 충분한 소형화는 달성할 수 없다. 또한, 행방향의 4개의 PD에 의해 신호 전압 판독부를 공통화하는 기술의 경우에는, 행방향으로 인접하는 PD 사이에는 신호 전압 판독부의 트랜지스터를 배치하지 않아도 되는 반면, 화소 어레이로서 보면 PD의 배치에 변동이 생기는 부분이 발생하게 된다. 이 경우, 각 PD가 다른 수광 상태가 되며, 정확한 촬상 동작이 곤란해진다. 또, 인접하는 PD 사이에 신호 전압 판독부를 배치하는 것으로부터, 필연적으로 신호 전압 판독부의 점유 면적을 축소하지 않을 수 없으며, 신호 전압의 변동이 생긴다고 하는 문제가 있다.
본 발명은, 상기한 과제를 감안하여 이루어진 것이며, 4개의 광전 변환부에서 신호 전압 판독부를 공통화하는 구성을 채용하여 장치의 소형화·미세화를 도모하고, 각 광전 변환부를 가급적 등간격으로 배치하고, 신호 전압의 변동을 억제하여 정밀한 신호 판독을 실현하는, 소형이며 신뢰성이 높은 반도체 촬상 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 촬상 장치는, 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서, 상기 각 화소는 수광한 광을 신호 전하로 변환하는 광 전 변환부와, 상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와, 상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와, 상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 갖는 신호 전압 판독부를 포함하도록 구성되어 있으며, 열방향으로 1행으로 나열되는 4개의 상기광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터의 순서대로 배치되어 있다.
본 발명의 반도체 촬상 장치는, 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서, 상기 각 화소는 수광한 광을 신호 전하로 변환하는 광전 변환부와, 상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와, 상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와, 상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 갖는 신호 전압 판독부를 포함하도록 구성되어 있으며, 열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터의 순서대로 배치되어 있다.
－본 발명의 기본 구성－
본 발명자는, 각 PD를 대략 등간격으로 배치하고, 게다가 신호 전압 판독부의 점유 면적을 어느 정도 확보하기 위해 예의 검토한 결과, 인접하는 PD 사이에 신호 전압 판독부를 구성하는 SF－Tr, RS－Tr 및 SL－Tr을 적절하게 분배하여 설치하는 기술 사상에 이르렀다.
상세하게는, 열방향으로 1열로 나열되는 4개의 PD(PD1∼PD4)가 신호 전압 판독부를 공유하는 구성에 있어서, 각 구성 요소를 PD1/FD1 및 TG－Tr1,2/PD2/SF－Tr 및 SL－Tr/PD3/FD1 및 TG－Tr3,4/PD4/RS－Tr의 순서대로 배치한다.
또는, 각 구성 요소를 PD1/FD1 및 TG－Tr1,2/PD2/RS－Tr/PD3/FD1 및 TG－Tr3,4/PD4/SF－Tr 및 SL－Tr의 순서대로 배치한다.
상기한 바와 같이 각 구성 요소를 배치함으로써, 복수의 PD를 행렬형으로 배치하였을 때에, 열방향으로 배치되는 PD에 있어서, 모든 인접하는 PD 사이에 「FD 및 2개의 TG－Tr」 또는 「신호 전압 판독부의 구성 요소」가 삽입되는 형태가 된다. 즉 각 PD가 가급적 등간격으로 배치된다. 이 구성을 채용함으로써, 각 PD에 의해 수광 상태가 균일화되며, 정확한 촬상 동작이 가능해진다. 또한, 신호 전압 판독부의 각 구성 요소를 적절하게 2 개소로 분배함으로써, 신호 전압 판독부의 각 구성 요소를 1 개소에 모아 배치하는 경우에 비해서 각 구성 요소의 점유 면적을 크게 취할 수 있다. 그 때문에, 신호 전압의 변동을 억제하는 것이 가능해진다.
－본 발명을 적용한 구체적인 여러 가지 실시형태－
이하, 본 발명을 적용한 구체적인 실시형태에 대해서, 도면을 참조하면서 상세하게 설명한다.
[제1 실시형태]
(CM0S 이미지 센서의 개략 구성)
도 1은 제1 실시형태에 의한 CM0S 이미지 센서의 기본 구조(열방향으로 1열로 나열되는 4개의 PD를 포함하는 센서 유닛: 이하, 단순히 센서 유닛으로 약칭함)를 도시하는 모식도이며, 도 2는 도 1의 센서 유닛의 구성을 상세하게 도시하는 개략 평면도이다. 도 3은 2개의 센서 유닛을 나타내는 모식도이며, 도 4는 4개의 센서 유닛의 구성(파선 안에 있는 것이 1개의 센서 유닛에 해당함)을 상세하게 도시하는 개략 평면도이다. 여기서, 도 2 및 도 4에서는 센서 유닛의 기본 구조로서, 각 트랜지스터의 게이트 전극 상에 1번째 층의 배선층이 형성된 모습을 도시한다.
본 실시형태의 센서 유닛의 기본 구조는, 도 1, 도 2에 도시하는 바와 같이, 열방향으로 병설된 포토 다이오드 PD1∼PD4와, PD1과 PD2 사이에 배치된 트랜지스터 구조(T1)와, PD2와 PD3 사이에 배치된 트랜지스터 구조(T2)와, PD3과 PD4 사이에 배치된 트랜지스터 구조(T3)와, PD4에 인접하여(PD4와 다음 단의 센서 유닛의 PD1 사이에) 배치된 트랜지스터 구조(T4)를 포함하도록 구성되어 있다.
PD1∼PD4 상에는 이들 PD의 실드 확산층(SD)이 형성되어 있다.
트랜지스터 구조(T1)는 FD1과 TG－Tr1 및 TG－Tr2로 구성되어 있다. 여기서, TG－Tr1의 게이트 전극을 TG－G1, 1번째 층의 배선층의 일부인 TG 선(TG－Tr1의 TG－G1과 접속됨)을 TG 선(1)으로 나타낸다. 또한, TG－Tr2의 게이트 전극을 TG－G2, 1번째 층의 배선층의 일부인 TG 선(TG－Tr2의 TG－G2와 접속됨)을 TG 선(2)으로 나타낸다. TG－G1과 TG 선(1)이 플러그(P1)에 접속되어 있다. TG－G2와 TG 선(2)이 플러그(P2)에 접속되어 있다. FD1은 1번째 층의 배선층의 일부인 배선(W1)과 플러그(P5)에 접속되어 있다.
마찬가지로, 트랜지스터 구조(T3)는 FD2와 TG－Tr3 및 TG－Tr4로 구성되어 있다. 여기서, TG－Tr3의 게이트 전극을 TG－G3, 1번째 층의 배선층의 일부인 TG 선(TG－G3의 TG－G3과 접속됨)을 TG 선(3)으로 나타낸다. 또 TG－Tr4의 게이트 전극을 TG－G4, 1번째 층의 배선층의 일부인 TG 선(TG－Tr4의 TG－G4와 접속됨)을 TG 선(4)으로 나타낸다. TG－G3과 TG 선(3)이 플러그(P3)에 접속되어 있다. TG－G4와 TG 선(4)이 플러그(P4)에 접속되어 있다. FD2는 1번째 층의 배선층의 일부인 배선(W2)과 플러그(P6)에 접속되어 있다.
트랜지스터 구조(T2)는, SF－Tr과 SL－Tr로 구성되어 있다.
여기서, SF－Tr의 게이트 전극을 SF－G, 드레인 전극을 SF－D로 나타낸다. SF－G는 1번째 층의 배선층의 일부인 배선(W3)과 플러그(P7)에 접속되어 있다. SF－D는 1번째 층의 배선층의 일부이며, 후술한 Vr1 선(2번째 층의 배선층의 일부)과 접속되는 배선(W4)과 플러그(P8)에 접속되어 있다.
또, SL－Tr의 게이트 전극을 SL－G, 소스 전극을 SL－S로 나타낸다. SL－G는 1번째 층의 배선층의 일부인 SL 선과 플러그(P9)에 접속되어 있다. SL－S는 1번째 층의 배선층의 일부이며, 후술한 SG 선(2번째 층의 배선층의 일부)에 접속되는 배선(W5)과 플러그(P10)에 접속되어 있다.
트랜지스터 구조(T4)는 RS－Tr로 구성되어 있다.
여기서, RS－Tr의 게이트 전극을 RS－G, 소스 전극을 RS－S, 드레인 전극을 RS－D로 나타낸다. RS－G는 1번째 층의 배선층의 일부인 RS 선과 플러그(P11)에 접속되어 있다. RS－G는 1번째 층의 배선층의 일부인 배선(W6)과 플러그(P12)에 접속되어 있다. RS－D는 1번째 층의 배선층의 일부이며, 리셋 전압(Vr2)이 인가되는 Vr2 선과 플러그(P13)에 접속되어 있다.
즉 이 센서 유닛에서는, PD1/FD1 및 TG－Tr1,2/PD2/SF－Tr 및 SL－Tr/PD3/FD2 및 TG－Tr3,4/PD4/RS－Tr의 순서대로 배치되어 있다.
이와 같이, 본 실시형태의 CM0S 이미지 센서에서의 센서 유닛에서는 신호 전압 판독부를 구성하는 SF－Tr, RS－Tr 및 SL－Tr이 트랜지스터 구조(T2)(SF－Tr 및 SL－Tr)와, 트랜지스터 구조(T4)(RS－Tr)로 2 개소로 분배되어 적절하게 배치되는 동시에, 트랜지스터 구조(T1, T3)가 적절하게 배치된다. 즉 각 PD에서 그 상하에 인접하는 PD 사이에는 트랜지스터 구조가 삽입 배치된 형태로 이루어진다. 그 결과, 도 3,도 4에 도시하는 바와 같이, 예컨대 병설되는 4개의 센서 유닛에 착안한 경우, 열방향으로 나열되는 2개의 센서 유닛에서는, 한쪽 센서 유닛의 PD4와 다른 한쪽 센서 유닛의 PD1 사이에 트랜지스터 구조(T4)가 배치되고, 8개의 PD가 가급적 등간격으로 배열되게 된다. 따라서, 복수의 PD가 행렬형으로 배치되는 화소 어레이 전체에서 보아도 모든 PD가 가급적 등간격으로 배열되는 구성이 된다.
이 구성에 의하면, CMOS 이미지 센서의 각 화소를 2.25 ㎛의 피치로 하여 0.18 ㎛ 룰로 레이아웃한 경우, 신호 전압 판독부를 구성하는 각 트랜지스터를 이하와 같은 레이아웃으로 구성할 수 있다. 여기서, 각 트랜지스터 게이트 전극의 게이트 전극 길이를 L, 게이트 폭을 W로 한다.
SF－Tr: L/W＝0.50 ㎛/0.22 ㎛
SL－Tr: L/W＝0.34 ㎛/0.22 ㎛
RS－Tr: L/W＝0.34 ㎛/0.22 ㎛
이와 같이, 본 실시형태의 CM0S 이미지 센서에서의 센서 유닛에서는 신호 전압 판독부를 구성하는 트랜지스터 구조(T1∼T4)를 1 개소에 모아 배치하는 경우(예컨대 특허 문헌 2의 경우)에 비해서, 각 트랜지스터 구조의 사이즈가 커지도록 레이아웃하는 것이 가능해지며, 각 화소에서 변동이 적은 신호 전하의 판독을 실현할 수 있다.
또, 본 실시형태에서는 통상의 화소 어레이가 가로 방향로 긴 횡장(橫長) 형상이기 때문에, 각 PD는, 예컨대 세로 치수 1.0 ㎛ 정도, 가로 치수 1.8 ㎛ 정도의 가로 방향으로 긴 횡장 형상으로 형성된다. 이와 같이, 각 PD를 가로 방향으로 긴 횡장 형상으로 함으로써, 이하와 같이 현저한 이점이 생긴다.
도 5(a)에는 화소 어레이를 간략화한 평면도를, 도 5(b)에는 도 5(a)에서의 화소 어레이의 단부위에 위치하는 PD의 수광 상태를 도시하는 단면도를, 각각 도시한다.
도 5(b)에 도시하는 바와 같이, 세로(열) 단부위에 위치하는 PD12[도 5(a) 중 원(A)으로 도시함]에서는, 화소 어레이(11)의 중앙 부위로부터의 거리가 비교적 가깝기 때문에 상층에 위치하는 배선(13) 사이를 투과한 광(파선으로 도시함)의 경사 입사각(θ1)은 작고, 세로(열) 단부위에 위치하는 PD12에서는 그 가로 폭이 좁아도 충분히 수광할 수 있다. 이것에 대하여, 가로(행) 단부위에 위치하는 PD12[도 5(a) 중 원(B)으로 도시함]에서는 화소 어레이(11)의 중앙 부위로부터의 거리가 비교적 멀기 때문에, 상층에 위치하는 배선(13) 사이를 투과한 광(실선으로 도시함)의 경사 입사각(θ2)은 크고, 가로(행) 단부위에 위치하는 PD12에서는 충분한 수광을 실현하기 위해서는 그 가로 폭이 넓은 것을 필요로 한다. 즉 셰이딩을 완화하기 위해서는 PD를 가로 방향으로 긴 횡장 형상으로 하는 것이 바람직한다.
본 실시형태에서는, PD 이외의 화소 구성 소자를 상기 PD의 상하 방향으로 배치하기 때문에, PD를 가로 방향으로 긴 횡장로 배치하는 것이 가능해진다. 따라서, 화소 어레이를 구성하는 모든 PD에 대해서 충분한 수광을 실현하여, 셰이딩의 완화에 도움을 줄 수 있다.
다음에, 센서 유닛의 2번째 층의 배선층에 대해서 설명한다.
도 6은 도 2에 도시한 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시하는 개략 평면도이며, 도 7은 도 6의 센서 유닛의 등가 회로도이다. 도 8은 도 4에 도시한 4개의 센서 유닛(파선 안에 있는 것이 1개의 센서 유닛에 해당함)에 2번째 층의 배선층이 형성된 모습을 도시하는 개략 평면도이다.
본 실시형태의 센서 유닛에서는, 2번째 층의 배선층의 구성 요소로서, 리셋 전압(Vr1)이 인가되는 Vr1 선과, SF－Tr과 FD1,2를 접속하기 위한 SF－FD 접속선과, 신호 전하를 출력하기 위한 SG 선이 설치되어 있다.
Vr1 선은 배선(W4)과 플러그(P21)에 접속되어 있다. 따라서, Vr1 선은 SF－Tr의 SF－D와 접속되게 된다.
이 Vr1 선은 열방향을 따라 대략 동폭의 띠형으로 형성되어 있다.
SF－FD 접속선은 배선(W1)과 플러그(P22)에 접속되고, 배선(W2)과 플러그(P23)에 접속되며, 배선(W3)과 플러그(P24)에 접속되고, 배선(W6)과 플러그(P25)에 접속되어 있다. 여기서 상기한 바와 같이, 배선(W1)은 FD1과 플러그(P5)에 접속되고, 배선(W2)은 FD2와 플러그(P6)에 접속되며, 배선(W3)은 SF－G와 플러그(P7)에 접속되고, 배선(W6)은 RS－S와 플러그(P12)에 접속되어 있다. 따라서, SF－FD 접속선은 FD1,2, SF－Tr의 SF－G 및 RS－Tr의 RS－S와 접속되게 된다.
이 SF－FD 접속선은 센서 유닛의 구성 요소인 PD1∼PD4 중 인접하는 PD2∼PD4 및 TG 선(1)∼TG 선(4)과 평면에서 보아 일부 중첩 상태인 동시에, PD1은 평면에서 보아 비중첩 상태로 되어 있다.
SG 선은 배선(W5)과 플러그(P26)에 접속되어 있다. 따라서, SG 선은 SL－Tr의 SL－S와 접속되게 된다.
이 SG 선은 PD1과 평면에서 보아 일부 중첩 상태가 되도록 PD1측에의 돌출부(14)를 갖고 있다.
본 실시형태에서는, 도 6, 도 9에 도시하는 바와 같이, 센서 유닛에서, Vr1 선, SF－FD 접속선, 및 SG 선이 이 순서대로 병렬 상태로 하여 각각 열방향으로 연장되고 있으며, SF－FD 접속선과 SG 선의 이격 거리에 비해서 Vr1 선과 SF－FD 접속선의 이격 거리가 크다. 즉 행방향으로 인접하는 2개의 센서 유닛 사이에서 SF－FD 접속선, SG 선 및 Vr1 선이 이 순서대로 가장 인접하여 배치되어 있다.
여기서, SF－FD 접속선과 Vr1 선이 가장 인접하면 SF－Tr과 FD1,2를 접속하는 SF－FD 접속선의 용량이 커져 화소 감도가 저하한다. 여기서, 본 실시형태와 같이, 행방향으로 인접하는 2개의 센서 유닛 사이에서 SF－FD 접속선과 Vr1 선 사이에 SG 선을 설치한다. SG 선에서는 신호 전하의 판독시에는 SF－FD 접속선과 같은 방향으로 전압이 변화하기 때문에 SF－Tr과 FD1,2 사이의 용량에 부여하는 영향은 작다. 특히, 본 실시형태에서의 센서 유닛과 같이, 가장 위의 FD1에서 가장 아래의 RS－Tr의 RS－S까지의 거리가 긴 구조에서는, 상기한 순서대로 각 배선을 설치하는 것에 의한 화소 감도 향상의 효과는 크다.
또, 상기한 바와 같이 본 실시형태에서는, 리셋 전압(Vr1)이 SF－D 전극에, 리셋 전압(Vr2)이 RS－D에 각각 별개로 인가되는 구성을 채용한다. 도 7에 상기 구성을 명시한다. 여기서, 파선(1)에 의해 SF－D에 리셋 전압(Vr1)의 Vr1 선이 접속된 모습을, 파선(2)에 의해 RS－D에 리셋 전압(Vr2)의 Vr2 선이 접속된 모습을 각각 도시한다. 이 구성에 의해, Vr1과 Vr2를 상이한 전압으로 할 수 있다. 예컨대, Vr1＜Vr2로 설정해 두면, SF－D의 Vr1이 낮기 때문에, SF－Tr의(쇼트 채널 효과에 의한)특성 변동의 영향을 억제할 수 있다. 한편, FD1,2에는 Vr1보다 높은 Vr2가 인가되기 때문에, 신호 전하를 전송할 때에 양호한 전송 효율을 달성할 수 있다.
또한, 본 실시형태와 같이 SF－Tr의 게이트 전극 길이를 RST－Tr보다도 크게 하거나 또는 SF－Tr의 채널 불순물 농도를 RST－Tr의 채널 불순물 농도보다도 높게 하거나 하여, SF－Tr의 임계치 전압(Vth)을 RST－Tr의 입계치 전압보다도 충분히 높게 해 두면, Vr2와 Vr1의 차분값(Vr2－Vr1)을 크게 하여도 판독시에서의 SF－Tr의 정확한 소스 팔로워 동작을 실현할 수 있다.
(CM0S 이미지 센서의 제조 방법)
이하, 본 실시형태에 의한 CM0S 이미지 센서의 제조 방법에 대해서 설명한다. 본 실시형태에서는 주변 회로의 NMOS 트랜지스터를 포함하는 센서 유닛을 설명의 대상으로 한다.
도 10 내지 도 12, 도 14 내지 도 19는, 본 실시형태에 의한 CMOS 이미지 센서의 제조 방법을 공정순으로 도시하는 개략 단면도이며, 도 13은 CMOS 이미지 센서의 일공정을 도시하는 모식도[(a)가 행방향으로 인접하는 PD를 도시하는 개략 평면도, (b)가 (a)의 파선ⅠV－IV'을 따르는 개략 단면도]이다.
여기서, 도 10 내지 도 12, 도 14 내지 도 17의 각 도면에서, (a)가 주변 회로의 NMOS 트랜지스터의 단면을 도시하고 있으며, (b)가 도 2의 파선 Ⅰ－Ⅰ'에 따른 단면, (c)이 도 2의 파선 Ⅱ－Ⅱ'에 따른 단면, (d)이 도 2의 파선 Ⅲ－Ⅲ'에 따른 단면에 각각 대응한다. 도 18은, (a)가 도 2의 파선 Ⅰ－Ⅰ'에 따른 단면, (b)이 도 2의 파선 Ⅱ－Ⅱ'에 따른 단면에 대응한다. 도 19는 도 2의 파선 Ⅰ－I'에 따른 단면에 대응한다.
또한, 도 10 내지 도 19의 각 도면에 있어서, 「－주변－」은 주변 회로의 NMOS 트랜지스터(이하, 주변－Tr라고 적음)의 형성 영역, 「－PD－」는 각 PD의 형성 영역, 「－Vr1－,－Vr2－」는 Vr1 선, Vr2 선의 형성 영역, 「－FD－」는 FD1(FD2도 동일)의 형성 영역, 「－SF－」는 SF－Tr의 형성 영역, 「－Select－」는 SL－Tr의 형성 영역, 「－Signal－」는 SG 선의 형성 영역, 「－RS－」는 RS－Tr의 형성 영역을 각각 표시하고 있다.
도 10:
우선, 소자 영역을 구획하는 STI 소자 분리 구조(102)를 형성한다.
상세하게는, 실리콘 기판(101)의 소자 분리 영역을, 예컨대 400 nm 정도의 깊이로 에칭하여 분리홈을 형성한다. 그리고, 분리홈을 매립하도록 절연물, 여기서는 실리콘 산화물(HDP－SIO)을 퇴적하고, 표층을 화학 기계 연마법(CMP 법)에 의해 연마하여, 분리홈을 실리콘 산화물로 충전하여 구성시킨 STI 소자 분리 구조(102)를 형성한다.
다음에, 주변－Tr의 형성 영역에 P형 웰(103, 104)을 형성한다.
상세하게는, 주변－Tr의 형성 영역을 개구하는 레지스트 마스크(도시하지 않음)를 형성하고, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 300 keV, 도우즈량 3×1013/㎠, 주입 각도(기판 표면에 대한 법선으로부터의 경사 각도) 0°의 조건으로 이온 주입하여 P형 웰(103)을 형성한다. 이 P형 웰(103)은 기판 저저항화를 위해 상기 정도의 고농도로 형성하는 것을 필요로 한다.
그 후, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 30 keV, 도우즈량 5×1012/㎠, 주입 각도 7°의 조건으로 이온 주입하여 p형 웰(104)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
도 11:
계속해서, P형 웰(105, 106)을 형성한다.
상세하게는, 우선, (c), (d)에 도시하는 각 형성 영역을 개구하는 레지스트 마스크(도시하지 않음)를 형성하고, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 300 keV, 도우즈량 1×1013/㎠, 주입 각도 0°의 조건으로 이온 주입하여 P형 웰(105)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, (b)에 도시하는 각 형성 영역을 개구하는 레지스트 마스크(도시하지 않음)를 형성하고, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 144 keV, 도우즈량 2×1012/㎠, 주입 각도 7°의 조건으로 이온 주입하여 P형 웰(106)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
도 12, 도 13:
계속해서, P형 웰(107) 및 PD1∼PD4(도시의 예로서는 PD1)를 형성한다.
상세하게는, 도 12에서는 (b)의 PD 형성 영역과 STI 소자 분리 구조(102) 사이, (c), (d)에 도시하는 각 형성 영역, 도 13에서는 (b)의 행방향으로 인접하는 PD 사이를 개구하는 레지스트 마스크(도시하지 않음)를 형성한다. 그리고, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 30 keV, 도우즈량 5×1012/㎠, 주입 각도 7°의 조건으로 이온 주입하여 P형 웰(107)을 형성한다. 이 P형 웰(107)은 신호 전압 판독부를 구성하는 각 트랜지스터의 임계치 제어에 도움을 준다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
여기서, P형 웰(107)을 형성하기 위한 이온 주입은 P형 웰(104)의 형성시와 같은 정도의 도우즈량으로 행한다. 단, 신호 전하 판독부의 각 트랜지스터로서는, 주변 회로의 NMOS 트랜지스터보다도 채널 폭이 좁은 것을 이용하기 때문에, P형 웰(107)을 형성하기 위한 이온 주입 도우즈량을 주변－Tr과 다른 양으로 함으로써, 트랜지스터 특성(Vt)을, 주변－Tr과 독립적으로 조정할 수 있다. 예컨대, STI 법에 의해 소자 분리가 이루어진 경우, 채널 폭이 좁으면 트랜지스터 특성(Vt)이 저하하는 경향이 있기 때문에, P형 웰(107)의 도우즈량을 주변－Tr보다도 1×1012/㎠ 정도 많이 하는 경우가 있다. 또, 이 P형 웰(107)은 각 PD와 STI 소자 분리 구조(102) 사이의 부분에도 형성되고, 이 부분의 P형 불순물 농도를 높게 하여, 각 PD와 STI 소자 분리 구조(102)의 분리를 강화하는 경우에도 이용된다.
다음에, 도 12(b), 도 13(b)에 도시하는 PD의 형성 영역을 개구하는 레지스트 마스크(도시하지 않음)를 형성하여, 이하의 3 종류의 이온 주입을 행한다. 우선, N형 불순물, 여기서는 인(P＋)을 가속 에너지 325 keV, 도우즈량 1×1012/㎠∼3 ×1012/㎠, 주입 각도 7°의 조건으로 이온 주입한다. 그리고, 인(P＋)을 가속 에너지 207 keV, 도우즈량 1×1012/㎠∼3×1012/㎠, 주입 각도 7°의 조건으로 이온 주입한다. 그리고, 인(P＋)을 가속 에너지 135 keV, 도우즈량 1×1012/㎠∼3×1012/㎠, 주입 각도 7°의 조건으로 이온 주입한다. 이들의 이온 주입에 의해, PD1∼PD4(도시의 예에서는 PD1)를 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
도 14:
계속해서, 주변－Tr, TG－Tr, SF－Tr, SL－Tr 및 RS－Tr의 각 LDD 영역(111), 각 PD의 P＋ 실드 영역(112)을 형성한다.
상세하게는, 우선, (a), (b), (c), (d)에 도시하는 각 형성 영역의 기판 표면을, 예컨대 800℃로 열산화하고, 막 두께 8 nm 정도의 게이트 절연막(108)을 형성한다.
다음에, (a), (b), (c), (d)에 도시하는 각 형성 영역을 포함하는 기판 전면에, 예컨대 CVD 법에 의해 다결정 실리콘막(도시하지 않음)을 막 두께 180 nm 정도로 퇴적한다.
다음에, 다결정 실리콘막의 전면에 N형 불순물, 여기서는 인(P＋)을 가속 에너지 20 keV, 도우즈량 4×1015/㎠, 주입 각도 7°의 조건으로 이온 주입하고, 60분간 정도의 어닐링 처리를 실시하여 다결정 실리콘막을 N＋형으로 한다.
그리고, 다결정 실리콘막을 리소그래피 및 드라이 에칭에 의해 패터닝한다. 이것에 의해, (a)의 주변－Tr의 형성 영역에는 주변－Tr의 게이트 전극인 주변－G가, (b)의 TG－tr의 형성 영역에는 게이트 전극 TG－G가, (c)의 SF－Tr의 형성 영역 및 SL－Tr의 형성 영역에는 게이트 전극 SF－G, SL－G가, (d)의 RS－Tr의 형성 영역에는 RS－G가 각각 패턴 형성된다. 상기 패터닝에 이용한 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, 각 PD의 형성 영역을 덮어 (a), (b), (c), (d)의 각 형성 영역을 개구하는 레지스트 마스크를 형성하고, (a), (b), (c), (d)에 도시하는 각 형성 영역에서의 각 게이트 전극의 양측에, N형 불순물, 여기서는 인(P＋)을 가속 에너지 20 keV, 도우즈량 4×1013/㎠, 주입 각도 0°의 조건으로 이온 주입하여 각 영역에서의 게이트 전극의 양측에 LDD 영역(111)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, 각 PD의 형성 영역을 개구하는 레지스트 마스크를 형성하고, P형 불순물, 여기서는 붕소(B＋)를 가속 에너지 10 keV, 도우즈량 1×1013/㎠∼3×1013/㎠, 주입 각도 7°의 조건으로 이온 주입하여 각 PD의 표층에 P＋ 실드 영역(112)을 형성한다. 이 P＋ 실드 영역(112)에 의해 각 PD가 매립 구조로 된다.
도 15:
계속하여, 주변－Tr, TG－Tr, SF－Tr, SL－Tr 및 RS－Tr의 각 접속 영역 (113), 사이드 웰 절연막(114) 및 HTO 막(115)을 형성한다.
상세하게는, 우선, (b)의 FD1(FD2도 포함함)의 형성 영역, (c), (d)의 각 형성 영역에서 각각 LDD 영역(111)의 STI 소자 분리 구조(102)측의 단부를 개구하는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 이용하여, N형 불순물, 여기서는 인(P＋)을 가속 에너지 15 keV, 도우즈량 2×1015/㎠의 조건으로 이온 주입하여 각 접속 영역(113)을 형성한다. 여기서, (b)의 형성 영역에는 TG－Tr이, (c)의 형성 영역에는 SF－Tr 및 SL－Tr이, (d)의 형성 영역에는 RS－Tr이 각각 완성된다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, 기판 전면에 실리콘 산화막, 여기서는 HTO 막(115)을 처리 온도 750℃ 정도에서 막 두께 100 nm 정도로 퇴적한다.
그리고, (a)의 형성 영역을 개구하는 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 (a)의 형성 영역의 전면을 이방성 드라이 에칭(에치백)하고, (a)의 형성 영역에서 HTO 막(115)을 주변－G의 양측면에만 남겨 측벽 절연막(114)을 형성한다. 여기서, (b), (c), (d)의 각 형성 영역을 HTO 막(115)으로 덮은 상태로 해두는 것은, 후술한 실리사이드 공정으로 이들의 형성 영역이 실리사이드화되지 않도록 보호하기 위함이다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
도 16:
계속해서, 주변－Tr을 살리사이드 구조로 한다.
상세하게는, 우선, (a)의 형성 영역을 개구하는 레지스트 마스크를 형성하고, 이 레지스트 마스크를 이용하여 (a)의 형성 영역에서의 주변－G의 양측에 N형 불순물, 여기서는 인(P＋)을 가속 에너지 13 keV, 도우즈량 2×1015/㎠, 주입 각도 7°의 조건으로 이온 주입하여 한 쌍의 SD 영역(116)을 형성한다. 여기서, (a)의 형성 영역에는 주변－Tr이 완성된다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, (a)의 형성 영역에서의 실리콘 표면을 플루오르화수소산(HF)처리한 후, Co 막(도시하지 않음)을 스퍼터법에 의해 퇴적하고, 예컨대 520℃ 정도의 온도에서 급속 어닐링(RTA) 처리한다. 이 RTA 처리에 의해, 실리콘과 Co가 반응하여 CoSi 막(117)이 주변－G 상 및 SD 영역(116) 상에 형성된다. 그 후, 웨트 에칭에 의해 미반응한 Co를 제거하고, 예컨대 840℃ 정도의 온도에서 급속 어닐링(RTA) 처리한다. 여기서, (b), (c), (d)의 각 형성 영역은 HTO 막(115)으로 덮힌 상태로 되어 있기 때문에, 실리사이드화는 발생하지 않는다.
도 17:
계속해서, 1번째 층의 배선층과 접속하기 위한 각 플러그(P0, P1∼P13)[여기서는, 플러그(P)만 도시함]을 형성한다.
상세하게는, 우선 전면에 실리콘 산화막(예컨대 플라즈마 SiO) 및 실리콘 질화막(예컨대 플라즈마 SiN)을 막 두께 20 nm 정도 및 70 nm 정도로 적층하여 절연막(118)을 형성한다.
다음에, (b)의 PD1 및 TG－Tr 상(FD1 상의 일부를 제외)을 개구하는 레지스트 마스크(도시하지 않음)를 형성하고, 리소그래피 및 드라이 에칭에 의해 층간 절연막(118) 중 적어도 실리콘 질화막을 제거한다. 도시의 편의상, 도 17(b)에서는 레시스트 마스크 개구부의 절연막(118)을 모두 제거한 모습을 도시한다.
다음에, 전면에 실리콘 산화막, 여기서는 플라즈마 TEOS 막을 막 두께 1000 nm 정도로 퇴적하고, 층간 절연막(119)을 형성한다. 그 후, 층간 절연막(119)의 표면을 CMP 법에 의해 연마하고, 층간 절연막(119)의 표면을 평탄화한다.
다음에, (b)의 FD1의 접속 영역(113) 상, (c)의 SF－D의 접속 영역(113) 상 및 SL－S의 접속 영역(113) 상, (d)의 RS－D 및 RS－S의 각 접속 영역(113) 상 등에 정합한 층간 절연막(119) 표면의 각각 일부를 노출시키는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 이용하여 층간 절연막(119), 절연막(118) 및 HTO 막(115)을 패터닝하고, (b)의 FD1의 접속 영역(113) 상, (c)의 SF－D의 접속 영역(113) 상 및 SL－S의 접속 영역(113) 상, (d)의 RS－D 및 RS－S의 각 접속 영역(113) 상 등의 일부를 노출시키는 각 컨택트 홀(120)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, (a)의 한 쌍의 SD 영역(116) 상 등에 정합한 층간 절연막(119) 표면의 각각 일부를 개구하는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 이용하여 층간 절연막(119) 및 절연막(118)을 패터닝하고, (a)의 한 쌍의 SD 영역(116) 상 등의 일부를 노출시키는 각 컨택트 홀(121)을 형성한다. 레지스트 마스크는 탄화 처리 등에 의해 제거된다.
다음에, 각 컨택트 홀(120, 121)의 내벽면을 덮도록 전면에 밀착막(도시하지 않음), 여기서는 스퍼터법에 의해 Ti/TiN을 막 두께 30 nm 정도/50 nm 정도로 형성한다. 그 후 CVD 법에 의해, 밀착막을 사이에 두고 각 컨택트 홀(120, 121)을 매립하도록 전면에 텅스텐(W)을 퇴적한다.
그리고, 층간 절연막(119)의 표면을 연마 스토퍼로 하여, 퇴적한 W를 CMP 법에 의해 연마한다. 이 연마에 의해, (b)의 컨택트 홀(120)에는 W 플러그(P5)를, (c)의 컨택트 홀(120)에는 W 플러그(P8, P10)를, (d)의 컨택트 홀(120)에는 W 플러그(P12, P13)를 각각 형성하는 동시에, (a)의 컨택트 홀(121)에 W 플러그(P14, P15)를 각각 형성한다. 여기서, W 플러그(P5, P8, P10, P12, 13)와 마찬가지로, W 플러그(P1∼P4, P6, P7, P9, P11)가 동시 형성된다.
도 18:
1번째 층의 배선층(122), 2번째 층의 배선층(125) 등을 형성한다.
상세하게는, 우선, 스퍼터법에 의해 Ti/TiN/Al/Ti/TiN(도시하지 않음)을 각각 막 두께 30 nm 정도/50 nm 정도/400 nm 정도/5 nm 정도/50 nm 정도로 순차 퇴적한다.
그 후, Ti/TiN/Al/Ti/TiN을 리소그래피 및 드라이 에칭에 의해 패터닝하고, 1번째 층의 배선층(122)을 형성한다. 도시한 예에서는 1번째 층의 배선층(122)의 구성 요소로서, (a)에서는 W 플러그(P5)와 접속된 배선(W1) 및 W 플러그(P1)와 접속된 TG－Tr1의 TG 선(1)(또한, 도면 중 좌단에 인접하는 센서 유닛의 Vr2 선이 존재함)이 그려져 있다. (b)에서는 W 플러그(P8)와 접속된 배선(W4), W 플러그(P7)와 접속된 배선(W3), W 플러그(P9)와 접속된 SL－Tr의 SL 선 및 W 플러그(P10)와 접속된 배선(W5)이 그려져 있다. 그 외에, 1번째 층의 배선층(122)은 W 플러그(P1)와 접속된 TG－Tr2의 TG 선(2), W 플러그(P6)와 접속된 배선(W2), W 플러그(P3)와 접속된 TG－Tr3의 TG 선(3), W 플러그(P4)가 접속된 TG－Tr4의 TG 선(4), W 플러그(P11)와 접속된 RS－Tr의 RS선, W 플러그(P12)와 접속된 배선(W6) 및 플러그(P13)와 접속된 Vr2 선을 갖는 것으로 구성된다.
다음에, 1번째 층의 배선층(122)을 덮도록 실리콘 산화막(예컨대 HDP 플라즈마 산화막) 및 실리콘 산화막(예컨대 플라즈마 산화막)을 각각 막 두께 750 nm 정도 및 1100 nm 정도로 적층하여 층간 절연막(123)을 형성한다. 그 후, 층간 절연막(123)의 표면을 CMP 법에 의해 연마하고, 층간 절연막(123)의 표면을 평탄화한다.
다음에, (a)의 배선(W1) 상, (b)의 배선(W4, W3, W5) 상 등에 정합한 층간 절연막(123) 표면의 각각 일부를 노출시키는 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크를 이용하여, 층간 절연막(123)을 패터닝하고, (a)의 배선(W1) 상, (b)의 배선(W4, W3, W5) 상 등의 일부를 노출시키는 각 컨택트 홀(124)을 형성한다. 레지스트 마스크는 탄화 처리 등에 제거된다.
다음에, 각 컨택트 홀(124)의 내벽면을 덮도록, 전면에 밀착막(도시하지 않음), 여기서는 스퍼터법에 의해 Ti/TiN을 막 두께 30 nm 정도/50 nm 정도로 형성한다. 그 후 CVD 법에 의해, 밀착막을 사이에 두고 각 컨택트 홀(124)을 매립하 도록 전면에 텅스텐(W)을 퇴적한다.
그리고, 층간 절연막(123)의 표면을 연마 스토퍼로서, 퇴적한 W를 CMP 법에 의해 연마한다. 이 연마에 의해, (a)의 컨택트 홀(124)에는 W 플러그(P22)를, (b)의 컨택트 홀(124)에는 W 플러그(P21, P24, P26)를 각각 형성한다. 여기서, W 플러그(P21, P22, P24, P26)와 마찬가지로, W 플러그(P22∼P23, P25)가 동시 형성된다.
다음에, 스퍼터법에 의해, Ti/TiN/Al/Ti/TiN(도시하지 않음)을 각각 막 두께30 nm 정도/50 nm 정도/400 nm 정도/5 nm 정도/50 nm 정도로 순차 퇴적한다.
그 후, Ti/TiN/Al/Ti/TiN을 리소그래피 및 드라이 에칭에 의해 패터닝하고, 2번째 층의 배선층(125)을 형성한다. 2번째 층의 배선층(125)은 열방향으로 대략 평행하여 연장되는 Vr1 선, SF－FD 접속선, 및 SG 선으로 구성된다. 도시한 예에서는, 2번째 층의 배선층(125)의 구성 요소로서, (a)에서는 W 플러그(P22)와 접속된 SF－FD 접속선 및 플러그(P26)에 접속된 SG 선이 그려져 있다. 또, (b)에서는 W 플러그(P21)와 접속된 Vr1 선, W 플러그(P24)와 접속된 SF－FD 접속선 및 W 플러그(P26)와 접속된 SG 선이 그려져 있다.
다음에, 2번째 층의 배선층(125)을 덮도록 실리콘 산화막(예컨대 HDP 플라즈마 산화막) 및 실리콘 산화막(예컨대 플라즈마 산화막)을 각각 막 두께 750 nm 정도 및 1100 nm 정도로 적층하여 층간 절연막(126)을 형성한다. 그 후, 층간 절연막(126)의 표면을 CMP 법에 의해 연마하여 층간 절연막(126)의 표면을 평탄화한다.
그 후, 도시되어 있지 않지만, (a)의 형성 영역을 제외하는 각 형성 영역에, 3번째 층의 배선층을 형성한 후, 층간 절연막(l23, 126)과 같이 표면이 평탄화된 층간 절연막(127)을 형성한다.
그리고, 플라즈마 CVD 법에 의해 층간 절연막(127) 상에 실리콘 질화막을 퇴 적하여 커버막(128)을 형성한다.
도 19:
계속하여, 컬러 필터(129) 및 마이크로 렌즈(130)를 형성하여, 센서 유닛을 포함하는 CM0S 이미지 센서를 완성시킨다.
상세하게는, 각 PD1∼PD4, 도시한 예에서는 PD1 상에 정합한 부위의 커버막(128) 상에 컬러 필터(129)를 형성한 후, 마이크로 렌즈(130)를 형성하여 카메라 모듈로서 조립한다. 이상에 의해, 본 실시형태에 의한 센서 유닛을 포함하는 CM0S 이미지 센서를 완성시킨다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 열방향으로 인접하는 4개의 PD1∼PD4에 의해 신호 전압 판독부를 공통화하는 구성을 채용하여 장치의 소형화·미세화를 도모하고, 각 PD1∼PD4를 가급적 등간격으로 배치하고, 신호 전압의 변동을 억제하여 정밀한 신호 판독을 가능하게 하는, 소형이며 신뢰성이 높은 CM0S 이미지 센서를 실현한다.
[변형예]
여기서, 제1 실시형태의 여러 가지 변형예에 대해서 설명한다.
(변형예 1)
변형예 1에서는, 제1 실시형태에서 설명한 CM0S 이미지 센서와 대략 같은 구성을 채용하지만, 2번째 층의 배선층에 있어서, SF－FD 접속선의 형상이 다른 점에서 상이한다.
도 20은 변형예 1의 CMOS 이미지 센서에서의 센서 유닛에 2번째 층의 배선층 이 형성된 모습을 도시하는 개략 평면도이다.
본 예의 센서 유닛에서는, 제1 실시형태와 마찬가지로, 2번째 층의 배선층의 구성 요소로서, 리셋 전압(Vr1)이 인가되는 Vr1 선과, SF－Tr과 FD1,2를 접속하기 위한 SF－FD 접속선과, 신호 전하를 출력하기 위한 SG 선이 설치되어 있다. 그리고, 행방향으로 인접하는 센서 유닛 사이에서 SF－FD 접속선, SG 선 및 Vr1 선이 이 순서대로 인접하여 배치되어 있다.
본 예에서는 SF－FD 접속선이 PD1 상을 횡단하도록(평면에서 보아 PD1 상∼PD4와 일부 중첩 상태가 되도록) 연장되어 있으며, SG 선은 돌출부를 갖지 않는다. 따라서, 이 센서 유닛에서는 Vr1 선, SF－FD 접속선 및 SG 선이 함께 동폭으로 PD1상∼PD4 상을 같은 중첩 면적으로 횡단하도록 형성되어 있다.
이 구성에 의해, 제1 실시형태에서 발휘하는 여러 가지 효과에 덧붙여, SF－FD 접속선과, TG1 선, TG2 선, TG3 선, rG4 선 사이에 생기는 용량이 완전히 같아진다. 따라서, PD1∼PD4의 각 PD로부터의 신호 전하의 판독시에, TG1 선∼TG 4선의 온/오프에 의한 FD－SF 선에의 영향이 완전히 같아지며, 공통화하는 4개의 PD 사이에서 신호 전압에 차이가 생기지 않도록 하는 것이 가능해진다.
(변형예 2)
변형예 2에서는 제1 실시형태에서 설명한 CMOS 이미지 센서와 대략 같은 구성을 채용하지만, Vr1 선과 Vr2 선이 접속되어 이루어지는 점에서 상이한다.
도 21은 변형예 2의 CMOS 이미지 센서에서의 센서 유닛의 등가 회로도이다.
본 예의 센서 유닛에서는, 2번째 층의 배선층의 구성 요소이며, 열방향으로 연장되는 Vr1 선과, 1번째 층의 배선층의 구성 요소이며, 행방향으로 연장되는 Vr2 선이 W 플러그(도시하지 않음)에 의해 전기적으로 접속되어 있다. 따라서, Vr1 선과 Vr2 선에 동일한 리셋 전압(Vr1＝Vr2)이 인가된다. Vr1 선과 Vr2 선의 모든 교점에서 양자를 접속하면, 행렬형으로 배치된 모든 화소에 메쉬형으로 동일한 리셋전압을 인가하는 것도 가능하다.
이 구성에 의해, 제1 실시형태에서 발휘하는 여러 가지 효과에 덧붙여, 행렬형으로 배치된 각 화소에서, 리셋 전압을 매우 안정적으로 공급할 수 있다.
[제2 실시형태]
계속해서, 제2 실시형태에 대해서 설명한다. 본 실시형태에서는, 제1 실시형태에서 설명한 CM0S 이미지 센서와 대략 같은 구성을 채용하지만, 신호 전압 판독부를 구성하는 각 트랜지스터 구조의 분배 방법이 다른 점에서 상이한다.
도 22는 제2 실시형태에 의한 CMOS 이미지 센서를 도시하는 개략 평면도이며, (a)가 센서 유닛의 구성을 상세하게 도시하는 개략 평면도, (b)가 4개의 센서 유닛(파선 안에 있는 것이 1개의 센서 유닛에 해당함)의 구성을 상세히 도시하는 개략 평면도이다.
본 실시형태의 센서 유닛의 기본 구조는, 도 22(a)에 도시하는 바와 같이, 열방향으로 병설된 PD1∼PD4와, PD1과 PD2 사이에 배치된 트랜지스터 구조(T1)와, PD2와 PD3 사이에 배치된 트랜지스터 구조(T4)와, PD3과 PD4 사이에 배치된 트랜지스터 구조(T3)와, PD4에 인접하여(PD4와 다음 단의 센서 유닛의 PD1 사이에) 배치된 트랜지스터 구조(T2)를 포함하도록 구성되어 있다.
즉 이 센서 유닛에서는 PD1/FD1 및 TG－Tr1,2/PD2/RS－Tr/PD3/FD2 및 TG－Tr3,4/PD4/SF－Tr 및 SL－Tr의 순서대로 배치되어 있다.
이와 같이, 본 실시형태의 CM0S 이미지 센서에서의 센서 유닛에서는, 신호 전압 판독부를 구성하는 SF－Tr, RS－Tr 및 SL－Tr가, 트랜지스터 구조(T4)(RS－Tr)와, 트랜지스터 구조(T2)(SF－Tr 및 SL－Tr)로 2 개소로 분배되어 적절하게 배치되는 동시에, 트랜지스터 구조(T1, T3)가 적절하게 배치된다. 즉 각 PD에서 그 상하에 인접하는 PD 사이에는 트랜지스터 구조가 삽입 배치된 형태가 된다. 그 결과, 도 22(b)에 도시하는 바와 같이, 예컨대 병설되는 4개의 센서 유닛에 착안한 경우, 열방향으로 병행하는 2개의 센서 유닛에서는 한쪽 센서 유닛의 PD4와 다른 한쪽 센서유닛의 PD1 사이에 트랜지스터 구조(T2)가 배치되고, 8개의 PD가 가급적 등간격으로 배열되게 된다. 따라서, 복수의 PD가 행렬형으로 배치되는 화소 어레이 전체에서 보아도 모든 PD가 가급적 등간격으로 배열되는 구성이 된다.
이와 같이, 본 실시형태의 CM0S 이미지 센서에서의 센서 유닛에서는, 신호 전압 판독부를 구성하는 트랜지스터 구조(T1∼T4)를 1 개소에 모아 배치하는 경우(예컨대 특허 문헌 2의 경우)에 비해서 각 트랜지스터 구조의 사이즈가 커지도록 레이아웃하는 것이 가능해지며, 각 화소로 변동이 적은 신호 전하의 판독을 실현할 수 있다.
도 23은 제2 실시형태에 의한 센서 유닛에 2번째 층의 배선층이 형성된 모습을 도시하는 개략 평면도이며, (a)가 센서 유닛의 구성을 상세히 도시하는 개략 평면도, (b)가 4개의 센서 유닛(파선 안에 있는 것이 1개의 센서 유닛에 해당함)의 구성을 상세히 도시하는 개략 평면도이다.
본 실시형태의 센서 유닛에서는, 2번째 층의 배선층의 구성 요소로서, 리셋 전압(Vr1)이 인가되는 Vr1 선과, SF－Tr과 FD1,2를 접속하기 위한 SF－FD 접속선과, 신호 전하를 출력하기 위한 SG 선이 설치되어 있다.
Vr1 선은 배선(W4)과 플러그(P21)에 접속되어 있다. 따라서, Vr1 선은 SF－Tr의 SF－D와 접속되게 된다.
이 Vr1 선은 열방향을 따라 대략 동폭의 띠형으로 형성되어 있다.
SF－FD 접속선은, 배선(W1)과 플러그(P22)에 접속되고, 배선(W2)과 플러그(P23)에 접속되며, 배선(W3)과 플러그(P24)에 접속되고, 배선(W6)과 플러그(P25)에 접속되어 있다. 여기서 상기한 바와 같이, 배선(W1)은 FD1과 플러그(P5)에 접속되고, 배선(W2)은 FD2와 플러그(P6)에 접속되며, 배선(W3)은 SF－G와 플러그(P7)에 접속되고, 배선(W6)은 RS－S와 플러그(P12)에 접속되어 있다. 따라서, SF－FD 접속선은 FD1,2, SF－Tr의 SF－G 및 RS－Tr의 RS－S와 접속되게 된다.
이 SF－FD 접속선은, 센서 유닛의 구성 요소인 PD1∼PD4 중 인접하는 PD2∼PD4 및 TG 선(1)∼TG 선(4)과 평면에서 보아 일부 중첩 상태인 동시에, PD1은 평면에서 보아 비중첩 상태로 되어 있다.
SG 선은 배선(W5)과 플러그(P26)에 접속되어 있다. 따라서, SG 선은 SL－Tr의 SL－S와 접속되게 된다.
이 SG 선은 PD1과 평면에서 보아 일부 중첩 상태가 되도록 PD1측에의 돌출부(14)를 갖고 있다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 열방향으로 인접하는 4개의 PD1∼PD4에 의해 신호 전압 판독부를 공통화하는 구성을 채용하여 장치의 소형화·미세 화를 도모하고, 각 PD1∼PD4를 가급적 등간격으로 배치하고, 신호 전압의 변동을 억제하여 정밀한 신호 판독을 가능하게 하는, 소형이며 신뢰성이 높은 CM0S 이미지 센서가 실현된다.
이상 실시예에 따라 본 발명을 설명하였지만, 본 발명은 이것만으로 제한되는 것은 아니다.
예컨대, 제1 및 제2 실시형태에서는 트랜지스터 구조(T2)로서 도 7에 있는 바와 같이 VR1 선, SF－Tr, SL－Tr, SG 선의 순서대로 접속하는 구조를 설명하였지만, SF－Tr과 SL－Tr의 순서를 교체시킨 VR1 선, SL－Tr, SF－Tr, SG 선의 순서대로 접속하는 구조로 하여도 좋다. 이 경우에도 SL－Tr에 의한 행 선택은 가능하며, 또한 각 PD1∼PD4를 가급적 등간격으로 배치할 수 있는 효과에 변함은 없다.
또한 예컨대, 신호 판독시에 선택행과 비선택행 사이에서 FD 전압을 바꿈으로써 SL－Tr을 생략하는 방법이 알려져 있다(참고 문헌: 영상 정보 미디어 학회 기술 보고 Vol. 29, No. 24, PP. 21∼24a－Si 칼라 필터를 이용한 2 um 셀·MOS 이미지 센서). 이러한 SL－Tr을 이용하지 않는 Pixel 구조인 경우에도 트랜지스터 구조(T2)를 SF－Tr만으로 구성되는 구조로 하면, 제1 및 제2 실시형태와 마찬가지로 PD1∼PD4를 가급적 등간격으로 배치할 수 있는 효과에 변함은 없다.
이하, 본 발명의 여러 가지 형태를 부기로서 통합하여 기재한다.
(부기 1)
행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
상기 각 화소는,
수광한 광을 신호 전하로 변환하는 광전 변환부와,
상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와,
상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와,
상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 포함하는 신호 전압 판독부
를 포함하도록 구성되어 있으며,
열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터가 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
(부기 2)
상기 제1 트랜지스터의 게이트 전극과 접속된 전송 배선과, 상기 제2 트랜지스터의 게이트 전극과 접속된 리셋 배선과, 상기 제4 트랜지스터의 게이트 전극과 접속된 선택 배선이 각각 행방향으로 연장되어 이루어지는 제1 배선층과,
상기 제1 배선층의 상층에 형성되어 있으며, 상기 제3 트랜지스터의 드레인 전극과 전기적으로 접속되어 제1 리셋 전압을 부여하는 제1 리셋 전압 배선과, 상기 제3 트랜지스터의 게이트 전극 및 상기 신호 전압 변환부와 접속된 접속 배선과, 상기 제3 트랜지스터의 소스 전극과 전기적으로 접속된 신호 배선이 이 순서대로 병렬 상태로 하여 각각 열방향으로 연장되어 이루어지는 제2 배선층을 더 포함하고,
상기 제2 배선층에 있어서, 상기 접속 배선과 상기 신호 배선의 이격 거리에 비해서 상기 제1 리셋 전압 배선과 상기 접속 배선의 이격 거리가 큰 것을 특징으로 하는 부기 1에 기재한 반도체 촬상 장치.
(부기 3)
상기 접속 배선은, 상기 4개의 상기 광전 변환부 중 인접하는 3개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 동시에, 상기 4개의 상기 광전 변환부 중 나머지 상기 광전 변환부는 평면에서 보아 비중첩 상태로 되어 있으며,
상기 신호 배선은 상기 나머지 상기 광전 변환부와 평면에서 보아 일부 중첩상태가 되도록 상기 나머지 상기 광전 변환부측으로 돌출하는 부분을 포함하는 것을 특징으로 하는 부기 2에 기재한 반도체 촬상 장치.
(부기 4)
상기 접속 배선은 상기 4개의 상기 광전 변환부 및 상기 전송 배선과 평면에 서 보아 일부 중첩 상태인 것을 특징으로 하는 부기 2에 기재한 반도체 촬상 장치.
(부기 5)
상기 제1 배선층은 행방향으로 연장되어 이루어지는 상기 제2 트랜지스터의 드레인 전극과 접속되어 제2 리셋 전압을 부여하는 제2 리셋 전압 배선을 더 포함하고 있고,
상기 제1 리셋 전압 배선과 상기 제2 리셋 전압 배선이 비접속 상태로 되어 있으며, 상기 제2 리셋 전압이 상기 제1 리셋 전압보다도 큰 것을 특징으로 하는 부기 3 또는 4에 기재한 반도체 촬상 장치.
(부기 6)
상기 제1 배선층은 행방향으로 연장되어 이루어지는 상기 제2 트랜지스터의 드레인 전극과 접속되어 제2 리셋 전압을 부여하는 제2 리셋 전압 배선을 더 갖고 있으며,
상기 제1 리셋 전압 배선과 상기 제2 리셋 전압 배선이 접속되어 이루어지는 것을 특징으로 하는 부기 3 또는 4에 기재한 반도체 촬상 장치.
(부기 7)
행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
상기 각 화소는,
수광한 광을 신호 전하로 변환하는 광전 변환부와,
상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와,
상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하 를 제어하는 제1 트랜지스터와,
상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 포함하는 신호 전압 판독부를 포함하도록 구성되어 있으며,
열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터의 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
(부기 8)
상기 제1 트랜지스터의 게이트 전극과 접속된 전송 배선과, 상기 제2 트랜지스터의 게이트 전극과 접속된 리셋 배선과, 상기 제4 트랜지스터의 게이트 전극과 접속된 선택 배선이 각각 행방향으로 연장되어 이루어지는 제1 배선층과,
상기 제1 배선층의 상층에 형성되어 있으며, 상기 제3 트랜지스터의 드레인 전극과 전기적으로 접속되어 제1 리셋 전압을 부여하는 제1 리셋 전압 배선과, 상기 제3 트랜지스터의 게이트 전극 및 상기 신호 전압 변환부와 접속된 접속 배선과, 상기 제3 트랜지스터의 소스 전극과 전기적으로 접속된 신호 배선이 이 순서대로 병렬 상태로 하여 각각 열방향으로 연장되어 이루어지는 제2 배선층을 더 포함 하고,
상기 제2 배선층에 있어서, 상기 접속 배선과 상기 신호 배선의 이격 거리에 비해서 상기 제1 리셋 전압 배선과 상기 접속 배선의 이격 거리가 큰 것을 특징으로 하는 부기 7에 기재한 반도체 촬상 장치.
(부기 9)
상기 접속 배선은 상기 4개의 상기 광전 변환부 중 인접하는 3개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 동시에, 상기 4개의 상기 광전 변환부 중 나머지 상기 광전 변환부는 평면에서 보아 비중첩 상태로 되어 있으며,
상기 신호 배선은 상기 나머지 상기 광전 변환부와 평면에서 보아 일부 중첩상태가 되도록 상기 나머지 상기 광전 변환부측으로 돌출하는 부분을 포함하는 것을 특징으로 하는 부기 8에 기재한 반도체 촬상 장치.
(부기 10)
상기 접속 배선은 상기 4개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 것을 특징으로 하는 부기 8에 기재한 반도체 촬상 장치.
(부기 11)
상기 제1 배선층은 행방향으로 연장되어 이루어지는 상기 제2 트랜지스터의 드레인 전극과 접속되어 제2 리셋 전압을 부여하는 제2 리셋 전압 배선을 더 갖고 있고,
상기 제1 리셋 전압 배선과 상기 제2 리셋 전압 배선이 비접속 상태로 되어 있으며, 상기 제2 리셋 전압이 상기 제1 리셋 전압보다도 큰 것을 특징으로 하는 부기 9 또는 부기 10에 기재한 반도체 촬상 장치.
(부기 12)
상기 제1 배선층은 행방향으로 연장되어 이루어지는 상기 제2 트랜지스터의 드레인 전극과 접속되어 제2 리셋 전압을 부여하는 제2 리셋 전압 배선을 더 갖고 있으며,
상기 제1 리셋 전압 배선과 상기 제2 리셋 전압 배선이 접속되어 이루어지는 것을 특징으로 하는 부기 9 또는 부기 10에 기재한 반도체 촬상 장치.
(부기 13)
행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
상기 각 화소는,
수광한 광을 신호 전하로 변환하는 광전 변환부와,
상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와,
상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와,
상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터를 포함하는 신호 전압 판독부를
포함하도록 구성되어 있으며,
열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독 부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터(또는 상기 제2 트랜지스터)/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터(또는 상기 제3 트랜지스터)의 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
본 발명에 의하면, 열방향으로 인접하는 4개의 광전 변환부에서 신호 전압 판독부를 공통화하는 구성을 채용하여 장치의 소형화·미세화를 도모하고, 각 광전 변환부를 가급적 등간격으로 배치하고, 신호 전압의 변동을 억제하여 정밀한 신호 판독을 가능하게 하는, 소형이며 신뢰성이 높은 반도체 촬상 장치가 실현된다.

Claims (10)

  1. 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
    상기 각 화소는,
    수광한 광을 신호 전하로 변환하는 광전 변환부와;
    상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와;
    상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와;
    상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 포함하는 신호 전압 판독부
    를 포함하도록 구성되어 있으며,
    열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터가 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
  2. 제1항에 있어서, 상기 제1 트랜지스터의 게이트 전극과 접속된 전송 배선과, 상기 제2 트랜지스터의 게이트 전극과 접속된 리셋 배선과, 상기 제4 트랜지스터의 게이트 전극과 접속된 선택 배선이 각각 행방향으로 연장되어 이루어지는 제1 배선층과,
    상기 제1 배선층의 상층에 형성되어 있으며, 상기 제3 트랜지스터의 드레인 전극과 전기적으로 접속되어 제1 리셋 전압을 부여하는 제1 리셋 전압 배선과, 상기 제3 트랜지스터의 게이트 전극 및 상기 신호 전압 변환부와 접속된 접속 배선과, 상기 제3 트랜지스터의 소스 전극과 전기적으로 접속된 신호 배선이 이 순서대로 병렬 상태로 하여 각각 열방향으로 연장되어 이루어지는 제2 배선층을 더 포함하고,
    상기 제2 배선층에 있어서, 상기 접속 배선과 상기 신호 배선의 이격 거리에 비해서 상기 제1 리셋 전압 배선과 상기 접속 배선의 이격 거리가 큰 것을 특징으로 하는 반도체 촬상 장치.
  3. 제2항에 있어서, 상기 접속 배선은, 상기 4개의 상기 광전 변환부 중 인접하는 3개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 동시에, 상기 4개의 상기 광전 변환부 중 나머지 상기 광전 변환부는 평면에서 보아 비중첩 상태로 되어 있으며,
    상기 신호 배선은 상기 나머지 상기 광전 변환부와 평면에서 보아 일부 중첩상태가 되도록 상기 나머지 상기 광전 변환부측으로 돌출하는 부분을 포함하는 것 을 특징으로 하는 반도체 촬상 장치.
  4. 제2항에 있어서, 상기 접속 배선은 상기 4개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 것을 특징으로 하는 반도체 촬상 장치.
  5. 제3항 또는 제4항에 있어서, 상기 제1 배선층은 행방향으로 연장되어 이루어지는 상기 제2 트랜지스터의 드레인 전극과 접속되어 제2 리셋 전압을 부여하는 제2 리셋 전압 배선을 더 포함하고 있고,
    상기 제1 리셋 전압 배선과 상기 제2 리셋 전압 배선이 비접속 상태로 되어 있으며, 상기 제2 리셋 전압이 상기 제1 리셋 전압보다도 큰 것을 특징으로 하는 반도체 촬상 장치.
  6. 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
    상기 각 화소는,
    수광한 광을 신호 전하로 변환하는 광전 변환부와;
    상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와;
    상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하를 제어하는 제1 트랜지스터와;
    상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜 지스터와, 상기 화소가 속하는 행을 선택하는 제4 트랜지스터를 포함하는 신호 전압 판독부
    를 포함하도록 구성되어 있으며,
    열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터 및 상기 제4 트랜지스터의 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
  7. 제6항에 있어서, 상기 제1 트랜지스터의 게이트 전극과 접속된 전송 배선과, 상기 제2 트랜지스터의 게이트 전극과 접속된 리셋 배선과, 상기 제4 트랜지스터의 게이트 전극과 접속된 선택 배선이 각각 행방향으로 연장되어 이루어지는 제1 배선층과,
    상기 제1 배선층의 상층에 형성되어 있으며, 상기 제3 트랜지스터의 드레인 전극과 전기적으로 접속되어 제1 리셋 전압을 부여하는 제1 리셋 전압 배선과, 상기 제3 트랜지스터의 게이트 전극 및 상기 신호 전압 변환부와 접속된 접속 배선과, 상기 제3 트랜지스터의 소스 전극과 전기적으로 접속된 신호 배선이 이 순서대로 병렬 상태로 하여 각각 열방향으로 연장되어 이루어지는 제2 배선층을 더 포함하고,
    상기 제2 배선층에 있어서, 상기 접속 배선과 상기 신호 배선의 이격 거리에 비해서 상기 제1 리셋 전압 배선과 상기 접속 배선의 이격 거리가 큰 것을 특징으로 하는 반도체 촬상 장치.
  8. 제7항에 있어서, 상기 접속 배선은 상기 4개의 상기 광전 변환부 중 인접하는 3개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 동시에, 상기 4개의 상기 광전 변환부 중 나머지 상기 광전 변환부는 평면에서 보아 비중첩 상태로 되어 있으며,
    상기 신호 배선은 상기 나머지 상기 광전 변환부와 평면에서 보아 일부 중첩상태가 되도록 상기 나머지 상기 광전 변환부측으로 돌출하는 부분을 포함하는 것을 특징으로 하는 반도체 촬상 장치.
  9. 제7항에 있어서, 상기 접속 배선은 상기 4개의 상기 광전 변환부 및 상기 전송 배선과 평면에서 보아 일부 중첩 상태인 것을 특징으로 하는 반도체 촬상 장치.
  10. 행렬형으로 복수의 화소가 배치되어 이루어지는 반도체 촬상 장치로서,
    상기 각 화소는,
    수광한 광을 신호 전하로 변환하는 광전 변환부와,
    상기 신호 전하를 전압으로 변환하는 신호 전압 변환부와;
    상기 광전 변환부로부터 상기 신호 전압 변환부로 전송하는 상기 신호 전하 를 제어하는 제1 트랜지스터와;
    상기 신호 전압 변환부의 전압을 제2 리셋 전압으로 조절하는 제2 트랜지스터와, 상기 신호 전압 변환부의 상기 전압에 따른 신호 전압을 출력하는 제3 트랜지스터를 포함하는 신호 전압 판독부
    를 포함하도록 구성되어 있으며,
    열방향으로 1열로 나열되는 4개의 상기 광전 변환부가 상기 신호 전압 판독부를 공유하고, 상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제3 트랜지스터(또는 상기 제2 트랜지스터)/상기 광전 변환부/상기 신호 전압 변환부 및 2개의 상기 제1 트랜지스터/상기 광전 변환부/상기 제2 트랜지스터(또는 상기 제3 트랜지스터)의 순서대로 배치되어 이루어지는 것을 특징으로 하는 반도체 촬상 장치.
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* Cited by examiner, † Cited by third party
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