CN1941139A

CN1941139A - 信号处理装置、信号处理方法及存储系统

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Publication number: CN1941139A
Application number: CNA2006101543176A
Authority: CN
Inventors: 江角淳; 李凯; 水野秀导
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-09-22
Filing date: 2006-09-20
Publication date: 2007-04-04
Anticipated expiration: 2026-09-20
Also published as: US20070103806A1; TW200721131A; JP2007087535A; CN1941139B; US7710674B2; JP4652939B2

Abstract

信号处理装置具有在对输入信号施加规定处理的处理路径中设置的多个基线变动校正单元，通过各个所述基线变动校正单元来依次实施所述信号的基线变动的校正。此外，也可以至少在最前级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。根据该方式，通过各个基线变动校正单元校正基线的变动，可以高效地校正基线的变动。

Description

信号处理装置、信号处理方法及存储系统

技术领域

本发明涉及对记录介质的存取技术，特别涉及信号处理装置、信号处理方法以及存储系统。

背景技术

近年来，在盘驱动器的领域中，可提高记录密度的垂直磁记录方式的盘存储装置受到关注。在以往的纵向磁记录方式的盘驱动器中，在盘介质的纵向上形成与二值的记录数据对应的磁化。而在垂直磁记录方式的盘驱动器中，该磁化被形成在盘介质的深度方向上。

一般在盘驱动器中，数据通过NRZ(non return to zero)记录编码方法记录在盘介质上。从该盘介质上通过磁头读出记录数据的情况下，在纵向磁记录方式中，该再现信号(读信号)成为双脉冲信号串。另一方面，在垂直磁记录方式中，该再现信号成为包含直流(DC)的低频分量的脉冲信号串。

一般在盘驱动器的读通道系统(包含读放大器的再现信号处理系统)中，读放大器或AC耦合等模拟前置电路具有低频阻断特性。这是由于从再现信号中除去不需要的低频噪声分量从而改善再现信号的SNR(信号/噪声比)等理由。

在垂直磁记录方式中，由于再现信号中包含低频分量，因此通过具有低频阻断特性的模拟前置电路截断低频噪声分量时，确认了再现信号的基线变动的现象。引起这样的再现信号的基线变动时，从再现信号将记录数据解码时，产生差错率(解码差错率)增高的问题。

为了改善该情况，考虑降低读通道系统的低频阻断频率。但是，如单纯扩宽通过频带，则不能截断低频噪声分量，因此引起再现信号的SNR劣化。此外，特别由于读放大器一般对1/f噪声等低频噪声敏感，因此SNR进一步劣化。从而，在垂直磁记录方式中，在单纯地降低读通道系统的低频阻断频率时，差错率反而升高。

作为处理以往的基线变动的方法，提出了求基线的理想值，取与现实的基线的值的差分，将该值反馈到AD变换器之前来进行校正的技术(例如，参照专利文献1)。此外，提出了通过求基线的变动分量的逆特性，并求与变动了的基线的差分，从而得到没有变动的基线的技术(例如，参照专利文献2)。此外，提出了检测模拟信号的直流分量并使用该合计值来校正基线变动的方法(例如，参照专利文献3)。

[专利文献1]特开2004-127409号公报

[专利文献2]特开平11-185209号公报

[专利文献3]特开平11-266185号公报

本发明人在这样的状况下认识到以下的课题。以往，由于计算对基线进行校正的校正量并反馈到前级来进行校正，因此进行校正的时期延迟了校正量的计算的时间。近年的存储装置由于要求以超过1G bps的速度进行读写的存取，因此该延迟可能成为致命性的。即，即使进行了基线校正，该校正所使用的校正量也是基于过去的数据求出的校正量，所以不能进行准确的校正。从而，在要求更高速地进行存取的情况下，该基线的变动对纠错等后级的电路产生恶劣影响的方面成为课题。

发明内容

本发明鉴于这样的状况而完成，其总的目的在于提供一种在要求高速地进行存取的存储装置中能够高效率地校正基线的变动的存储装置。

为了解决上述课题，本发明的某一方式的信号处理装置具有在对输入信号施加规定处理的处理路径中设置的多个基线变动校正单元，通过各个基线变动校正单元来依次实施信号的基线变动的校正。

根据该方式，各个基线变动校正单元通过对基线的变动进行校正从而可以高效率地校正基线的变动。另外，‘实施规定的处理的处理路径’是指包含对输入信号进行模拟数字变换的模拟数字变化器和进行滤波处理的滤波器等处理的处理路径。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，至少在最前级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

根据该方式，由于最前级的基线变动校正单元通过反馈控制来实施基线变动的校正，所以可以高效率地校正基线的变动。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，至少在最后级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

根据该方式，由于设在最后级的基线变动校正单元通过反馈控制来实施基线变动的校正，所以对于基线的瞬时变动能够进行追随。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，多个基线变动校正单元中至少两个基线变动校正单元隔着该A/D变换器被分别配置。

根据该方式，可以在模拟端和数字端的双方校正基线的变动。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在比A/D变换器靠近前级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

根据该方式，模拟端的基线变动通过反馈控制可以有效率地进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，至少一个基线变动校正单元被配置在作为该A/D变换器的输出端的数字信号路径上。

根据该方式，由于在数字端也可以进行基线的变动的校正，所以可以精确地校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，至少一个基线变动校正单元将与基线变动校正单元的输入信号的平均值对应的值作为基线变动量来实施基线变动的校正。

根据该方式，由于将与平均值对应的值作为基线的变动量，所以可以减轻杂音等引起的噪声的影响，并可以准确地校正基线变动。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，设置在最后级的基线变动校正单元将平均值的平均区间设定得比其它的基线变动校正单元短。

根据该方式，由于最后级的基线变动校正单元的平均区间最短，所以可以提高反应速度，并可以追随基线的瞬时变动来进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，设置在最后级的基线变动校正单元将规定的系数设定得比其它的基线变动校正单元大。

根据该方式，通过使最后级的基线变动校正单元的规定的系数比其它的系数大，可以提高反应速度，并可以追随基线的瞬时变动来进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，设置在最后级的基线变动校正单元将平均值的平均区间设定得比其它的基线变动校正单元长。

根据该方式，通过增长最前级的基线变动校正单元的平均区间，可以预测长期的基线变动的倾向，并可以进行先读从而校正基线的变动。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，设置在最后级的基线变动校正单元将规定的系数设定得比其它的基线变动校正单元小。

根据该方式，在最前级的基线变动校正单元中，通过将规定的系数设定得比其它的系数小，可以降低反应速度。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，多个基线变动校正单元中至少两个基线变动校正单元被设置在A/D变换器的后级，相对于该A/D变换器设置得更近的基线变动校正单元的平均区间被设定得比设置在远离该A/D变换器处的基线变动校正单元长。

根据该方式，通过使平均区间的长度在接近A/D变换器的基线变动校正单元中变长，而在远离A/D变换器的基线变动校正单元变短，从而可以对应于基线的瞬时变动和长期变动两者来进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，多个基线变动校正单元中至少两个基线变动校正单元被设置在A/D变换器的后级，相对于该A/D变换器设置得更近的基线变动校正单元的规定的系数被设定得比设置在远离该A/D变换器处的基线变动校正单元小。

根据该方式，通过使规定的系数在接近A/D变换器的基线变动校正单元中变小，而在远离A/D变换器的基线变动校正单元变大，从而可以对应于基线的瞬时变动和长期变动两者来进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，多个基线变动校正单元中至少两个基线变动校正单元被隔着A/D变换器设置，设置在该A/D变换器的前级的基线变动校正单元的平均值的平均区间被设定得比设置在该A/D变换器的后级的基线变动校正单元长。

根据该方式，通过使平均区间的长度在A/D变换器的前级的基线变动校正单元中变长，而在A/D变换器的后级的基线变动校正单元变短，从而可以对应于基线的瞬时变动和长期变动两者来进行校正。

本发明的其它方式也是信号处理装置。该装置在信号处理装置中，在处理路径中设置A/D变换器，多个基线变动校正单元中至少两个基线变动校正单元被隔着A/D变换器设置，设置在该A/D变换器的前级的基线变动校正单元的规定的系数被设定得比设置在比该A/D变换器靠近后级的基线变动校正单元小。

根据该方式，通过使规定的系数在A/D变换器的前级的基线变动校正单元中变小，而在A/D变换器的后级的基线变动校正单元变大，从而分担各个基线变动校正单元的任务，从而可以对应于基线的瞬时变动和长期变动两者来进行校正。

本发明的其它方式是信号处理方法。该方法包含在对输入信号施加规定处理的处理步骤中实施的多个基线变动校正步骤，通过各个基线变动校正步骤来依次实施信号的基线变动的校正。

根据该方式，通过多次进行基线变动校正，可以有效率地校正基线的变动。

本发明的其它方式是存储系统。该存储系统是具有写通道、读通道的信号存储系统，写通道具有：第一编码单元，对数据进行行程(run-length)编码；第二编码单元，使用低密度奇偶校验码对由第一编码单元进行了编码的数据进一步进行编码；以及写入单元，将由第二编码单元进行了编码的数据写入存储装置，读通道具有：多个基线变动校正单元，从从存储装置读出的数据的基线变动进行校正；软输出检测单元，计算由基线变动校正单元校正了基线的数据的似然从而输出软判定值；第二解码单元，对应于第二编码单元，将从软输出检测单元输出的数据进行解码；以及第一解码单元，对应于第一编码单元，将由第二解码单元进行了解码的数据进行解码，通过各个基线变动校正单元依次实施数据的基线变动的校正。

根据该方式，由于可以有效率地校正基线变动，所以可以降低基线的变动对于后级的解码单元等的影响，并可以更高速地对存储系统进行存取。

本发明的其它方式也是存储系统。该存储系统在存储系统中，包括：存储装置，对数据进行存储；以及控制单元，控制对存储装置的数据写入和从存储装置的数据读出，读通道按照控制单元的指示读出存储在存储装置中的数据，写通道按照控制单元的指示将规定的数据写入存储装置。

本发明的其它方式是半导体集成电路。该半导体集成电路具有对存储装置写入数据的写通道和读出存储装置中存储的数据的读通道，所述写通道具有：第一编码单元，对数据进行行程编码；第二编码单元，使用低密度奇偶校验码对由所述第一编码单元进行了编码的数据进一步进行编码；以及写入单元，将由所述第二编码单元进行了编码的数据写入存储装置，所述读通道具有：多个基线变动校正单元，对从所述存储装置读出的数据的基线变动进行校正；软输出检测单元，计算由基线变动校正单元校正了基线的数据的似然从而输出软判定值；第二解码单元，对应于第二编码单元，将从软输出检测单元输出的数据进行解码；以及第一解码单元，对应于第一编码单元，将由第二解码单元进行了解码的数据进行解码。写通道按照控制单元的指示将规定的数据写入存储装置。此外，至少被一体集成在一个半导体基板上。

根据该方式，由于可以有效率地校正基线变动，所以可以降低基线的变动对于后级的解码单元等的影响，并且由于不必搭载多余的硬件，所以可以实现小规模的半导体集成电路。

另外，将以上构成要素的任意的组合或本发明的构成要素或表现在方法、装置、系统等之间相互地置换的结构作为本发明的方式也有效。

附图说明

图1是表示本发明的第一实施方式的磁盘装置的结构的图。

图2是表示图1的R/W通道的结构的图。

图3是表示图2的第一基线变动校正单元的结构的图。

图4是表示图3的基线变动量导出单元的结构的图。

图5是表示图2的第一基线变动校正单元的结构的变形例的图。

图6是表示图5的基线变动量导出单元的结构的图。

图7是表示图5的校正许可判定单元的结构的图。

图8是表示本发明的第二实施方式的R/W通道的结构的图。

图9是表示图8的第二基线变动量校正单元的结构的图。

图10是表示图9的基线变动量导出单元的结构的图。

图11是表示本发明的第三实施方式的R/W通道的结构的图。

图12是表示图11的第三基线变动校正单元的结构的图。

具体实施方式

下面将参照优选实施例来说明本发明。这不是用来限制本发明的范围而是对本发明进行举例。

以下，参照附图来说明本发明的实施的方式(以下称作‘实施方式’)。

(第一实施方式)

在具体说明本发明的第一实施方式之前，首先简单叙述实施方式的存储装置。本实施方式的存储装置具有硬盘控制器、磁盘装置、包含读通道和写通道的读写通道。在读通道中，通过前馈控制对从磁盘装置读出的数据校正所述基线变动。通过采用这样的结构，即使在基线瞬时较大变动的情况下，也可以高效率地校正基线变动而不会收到校正时要求的延迟的影响。后面详细叙述。

图1是表示本发明的第一实施方式的磁盘装置100的结构的图。图1的磁盘装置100大体包括硬盘控制器1(以下略记作‘HDC1’)、中央处理运算装置2(以下略记作‘CPU2’)、读写通道3(以下略记作‘R/W通道3’)、音圈(voice coil)电机/主轴电机控制单元4(以下略记作‘VCM/SPM控制单元4’)、以及盘箱(disk encloser)(以下略记作‘DE5’)。一般在同一基板上构成HDC1、CPU2、R/W通道3以及VCM/SPM控制单元4。

HDC1包含控制HDC1整体的主控制单元11、数据格式控制单元12、纠错编码控制单元13(以下略记作‘ECC控制单元13’)以及缓冲RAM14。HDC1通过未图示的接口单元连接到主机系统。此外，通过R/W通道3与DE5连接，通过主控制单元11的控制进行主机与DE5之间的数据传送。由R/W通道3生成的读基准时钟(RRCK)被输入该HDC1。数据格式控制单元12将从主机传送的数据变换为适于记录在盘介质50上的格式，反过来将从盘介质50再现的数据变换为适于对主机传送的格式。盘介质50例如包含磁盘。ECC控制单元13为了纠正以及检测从盘介质50再现的数据中包含的差错，以进行记录的数据作为信息符号，附加冗余符号(symbol)。此外，ECC控制单元13判断再现的数据中是否产生了差错，在有差错的情况下进行纠正或检测。但能够纠正差错的符号数有限，与冗余数据的长度有关。即，如附加很多的冗余数据则格式效率恶化，因此可纠错符号数成为权衡关系。在利用里德-所罗门(RS)码作为ECC来进行纠错的情况下，可以纠正直到(用于符号数/2)个为止的差错。缓冲RAM14临时保存从主机传送的数据，在适当的定时传送到R/W通道3。反之，临时保存从R/W通道3传送的读数据，并在ECC解码处理等结束后在适当的定时传送到主机。

CPU2包含闪速ROM21(以下略记作‘FROM21’)以及RAM22，与HDC1、R/W通道3、VCM/SPM控制单元4以及DE5连接。FROM21中保存有CPU2的动作程序。

R/W通道3大致分为写通道31和读通道32，在与HDC1之间进行要记录的数据以及被再现的数据的传送。此外，R/W通道3与DE5连接，进行记录信号的发送、再现信号的接收。后面详细叙述。

VCM/SPM控制单元4控制DE5中的音圈电机52(以下，略记作‘VCM52’)和主轴电机53(以下，略记作‘SPM53’)。

DE5与R/W通道3连接，进行记录信号的接收、再现信号的发送。此外，DE5与VCM/SPM控制单元4连接。DE5具有盘介质50、磁头51、VCM52、SPM53以及前置放大器54等。在图1的磁盘装置100中，假设了盘介质50为一个，并且磁头51仅被配置在盘介质50的一个面侧的情况，但也可以是多个盘介质50被层叠配置的结构。此外，磁头51一般与盘介质50的各面对应设置。由R/W通道3发送的记录信号经由DE5内的前置放大器54被供给到磁头51，由磁头51记录在盘介质50中。反之，由磁头51从盘介质50再现的信号经由前置放大器54被发送到R/W通道3。DE5内的VCM52为了将磁头51定位在盘介质50上的目标位置，将磁头51在盘介质50的半径方向上移动。此外，SPM53使盘介质50旋转。

这里，使用图2说明R/W通道3。图2是表示图1的R/W通道3的结构的图。R/W通道3大体包括写通道31和读通道32。

写通道31包含：字节接口单元301、扰频器302、行程控制编码单元303(以下，略记作‘RLL编码单元303’)、低密度奇偶校验编码单元304(以下，略记作‘LDPC编码单元304’)、写入补偿单元305(以下，略记作‘写预补偿单元305’)、驱动器306。

在字节接口单元301中，从HDC1传送的数据作为输入数据被处理。写入介质上的数据以1扇区为单位被输入HDC1。此时，不仅输入1扇区的用户数据(512字节)，而且由HDC1附加的ECC字节也同时输入。数据总线通常为1字节(8位)，由字节接口单元301作为输入数据处理。扰频器302将写数据变为随机的序列。相同的模式(pattern)的数据的重复用于防止对读时的检测性能带来影响并使差错率恶化。RLL编码单元303用于限制0的最大连续长度。通过限制0的最大连续长度，而成为适于读时的自动增益控制单元317(以下，略记作‘AGC317’)等的数据序列。

LDPC编码单元304具有将数据序列进行LDPC编码而生成包含作为冗余位的奇偶校验位的序列的作用。对被称作生成矩阵的k×n的矩阵从左边乘以长度k的数据序列来进行LDPC编码。与该生成矩阵对应的检查矩阵H中包含的各要素为0或1，由于1的数比0的数少，因此被称作低密度奇偶检查码(Low Density Parity Check Codes)。通过利用该1和0的配置，可以由后述的LDPC解码单元322有效率地进行差错的纠正。

写预补偿单元305是对介质上的磁化转移的连续引起的非线性失真进行补偿的电路。从写数据中检测补偿所需的模式，并预先调整写电流波形，以便在正确的位置产生磁转移。驱动器306是输出与模拟ECL电平对应的信号的驱动器。来自驱动器306的输出被传送到未图示的DE5，通过前置放大器54被传送到磁头51，写数据被记录在盘介质50上。

读通道32包括：可变增益放大器311(以下，略记作‘VGA311’)、低通滤波器312(以下，略记作‘LPF312’)、AGC317、模拟/数字变换器313(以下，略记作‘ADC313’)、频率合成器314、滤波器315、软输出检测单元320、LDPC解码单元322、同步信号检测单元321、行程控制解码单元323(以下，略记作‘RLL解码单元323’)、解扰器324、第一基线变动校正单元(first baseline wander corrector)330。

VGA311以及AGC317进行从未图示的前置放大器54传送的数据的读波形的振幅的调整。AGC317比较理想的振幅和实际的振幅，决定应对VGA311设定的增益。LPF312可以调整截止频率和增量(boost)，负担高频噪声的降低和向部分响应(Partial Response。以下，略记作‘PR’)波形的均衡的一部分。由LPF312进行向PR波形的均等化，但由于磁头的上浮量变动、介质的不均匀性、电机的旋转变动等很多原因，难以进行通过模拟的LPF的完全的均衡，所以使用配置在后级的更具灵活性的滤波器315，再次进行向PR波形的均衡。滤波器315也可以具有适应性地调整该分支(tap)系数的功能。频率合成器314生成ADC313的采样用时钟。ADC313为通过AD变换直接得到同步采样的结构。另外，除了该结构之外，也可以是通过AD变换而得到非同步采样的结构。在该情况下，进一步将0相重启(restart)单元、定时控制单元以及插补滤波器设置在ADC313的后级即可。需要从非同步采样中得到同步采样，这些块负担该作用。0相重启单元是用于决定初始相位的块，用于尽可能快地得到同步采样。在决定了初始相位之后，在定时控制单元比较理想的采样值和实际的采样值，检测相位的偏移。通过使用它决定插补滤波器的参数，从而可以得到同步采样。

第一基线变动校正单元330通过前馈控制来校正基线的变动。后面详细叙述。

软输出检测单元320为了避免伴随码间干扰的解码特性的劣化，使用作为维特比算法的一种的软输出维特比算法(Soft-Output Viterbi Algorithm。以下，略记作‘SOVA’)。即，为了解决随着近年的磁盘装置的记录密度的上升，记录的码间干涉增大、解码特性劣化等课题，作为克服它的方式，使用最似然解码(Partial Response MaximumLikelihood。以下，略记作‘PRML’)方式，该方式利用了码间干扰引起的部分响应。PRML方式是求再现信号的部分响应的似然最大的信号序列的方式。来自软输出检测单元320的输出可以作为LDPC解码单元322的软值输入来使用。例如，作为SOVA的输出，假设输出(0.71、0.18、0.45、0.45、0.9)的软值。这些值用数值表示为0的可能性大还是为1的可能性大。例如，第一个的0.71表示为1的可能性大，第四个的0.45表示为0的可能性大但为1的可能性也不小。以往的维特比检测器的输出为硬值，用于对SOVA的输出进行硬判定。在上述例子的情况下，为(1、0、0、0、1)。硬值仅表示是0还是1，缺少哪一个的可能性高的信息。因此，对LDPC解码单元322输入软值的解码性能好。

LDPC解码单元322具有从被LDPC编码了的数据序列恢复为LDPC编码前的序列的作用。作为解码的方法，主要有sum-product解码法和min-sum解码法，在解码性能的方面，sum-product解码法有利，但min-sum解码法具有容易通过硬件实现的特征。在使用LDPC码的实际的解码操作中，通过在软输出检测单元320和LDPC解码单元322之间反复进行解码，可以得到非常好的解码性能。因此，实际上需要将软输出检测单元320和LDPC解码单元322排列多段的结构。一般，LDPC解码求被称作事前值和事后值的值，进而通过数字似然检测用均衡器(Digital Aided Equalizer。以下，略记作‘DAE’)再次计算事前值和事后值。在判断为不包含规定的次数或差错的情况下，硬判定该时刻求出的似然，并输出二值的解码数据。这里，可以对包含冗余数据序列的解码数据乘以检查矩阵，通过该结果是否为0矩阵来判断包含差错的情况。在该情况下，如果结果为0矩阵，则判断为通过纠正而在解码数据中不含有差错，此外，如果结果是0矩阵以外，则判断为在解码数据中包含有未纠正完的差错。作为其它判断不包含差错的方法，对解码对象的数据中除了冗余数据序列的数据序列乘以LDPC编码时所使用的生成矩阵来求冗余位。接着，硬判定冗余位，与冗余数据序列进行比较，根据是否一致来判断差错是否被纠正。这里，硬判断例如在大于规定的阈值的情况下判定为“1”，在小于的情况下判断为“0”。

同步信号检测单元321具有检测在数据的前端附加的同步信号(SyncMark)，并识别数据的前端位置的作用。RLL解码单元323对于从LDPC解码单元322输出的数据进行写通道31的RLL编码单元303的逆操作，返回原来的数据序列。解扰器324进行写通道31的扰频器302的逆操作，返回原来的数据序列。这里生成的数据被传送到HDC1。

这里，说明第一基线变动校正单元330。图3是表示图2的第一基线变动校正单元330的结构的图。第一基线变动校正单元330包含基线变动量导出单元332、变动量微调整单元334、变动微校正单元(fine wander corrector)336。

图4是表示图3的基线变动量导出单元332的结构的图。基线变动量导出单元332包含第一限幅器(slicer)348和第一微校正量计算单元350。基线变动量导出单元332首先将从滤波器315输出的信号作为第一限幅器348的输入，进行3值的硬判定，判定是正负0附近的值，还是正侧的，或者是负侧。接着，在第一微校正量计算单元350中，通过取从滤波器315输出的信号和3值判定的值的差分，从而求与3值的其中一个值的距离。

3值例如是指在未图示的ADC313的输出中中间的值的0、对0加上了阈值α的值即0+α、从0减去了阈值α的值即0-α的三个值。例如，将α设为1时，成为(-1、0、+1)的3值。3值的硬判定例如是指在成为硬判定的对象的数据为‘ADC313的最小值的一半以下’的情况下为‘ADC313的最小值’，在‘ADC313的最大值的一半以上’的情况下为‘ADC313的最大值’，在除此以外的情况下，判定为‘±0’等。例如，ADC313的最大值为‘+1’，最小值为‘-1’的情况下的3值的硬判定在成为对象的数据为‘-0.5’以下的情况下判定为‘-1’，此外，在‘0.5’以上的情况下判定为‘+1’，此外，在大于‘-0.5’而小于‘0.5’的情况下，判定为‘±0’。

通过进行如上述的硬判定，从而判定作为硬判定的对象的数据偏移到正和负的哪一个，然后通过第一微校正量计算单元350求与该值的距离。通过由后述的第一平均化单元340对该距离计算移动平均，从而判断信号偏差多大程度的倾向。一般在长的区间观测未图示的ADC313的输出信号序列的情况下，‘+1’和‘-1’的个数可以说大致上均等。于是，在长的区间进行了平均的情况下，该平均值理想上应该为‘±0’。但是，由于在基线变动时，产生ADC313中的‘±0’向正侧或负侧偏移的现象，所以即使取平均值也不是‘±0’。换言之，该平均值才可以说是基线的变动量，通过使用该平均值来校正变动量，可以校正基线变动。

这里，基线的变动是指基线即ADC313中的‘±0’的值向正侧还是负侧的哪个偏移。例如，在向正方向偏移了‘+1’的情况下，本来取‘-1’的值的数据D1被判定为‘0’，取‘0’的数据D2被判定为‘+1’。换言之，应该是‘-1’的数据D1由于基线变动而成为‘0’，从而被输入未图示的后级的软输出检测单元320的‘0’在软输出检测单元320中的处理中引发误差，进而在后级的LDPC解码单元322等中难以判定是‘1’还是‘-1’。同样，应该是不能确定是‘+1’还是‘-1’的‘0’的数据D2只能被判定为‘+1’。这样，后级的LDPC解码单元322等中的结果中，数据D1被作为‘-1’或‘1’的其中一个值而输出，而且数据D2被判定为‘+1’。在没有基线的变动的情况下，与数据D1一定被判定为‘-1’，而且数据D2被判定为‘+1’或‘-1’的其中一个值的情况相比，在输出的结果中产生不一致的情况。于是，LDPC解码单元322中的解码能力降低，而且产生重复次数的增加等延迟，结果，数据读出速度大幅度地降低。因此，采用即使在通过如前所述的反馈控制，基线瞬时较大地变动了的情况下，也可以追随进行校正的结构，提高软输出检测单元320、LDPC解码单元322以及搭载了它们的存储装置的性能。

接着，说明变动量微调整单元334。变动量微调整单元334包含第一平均化单元340、第一加权单元342。第一平均化单元340求预定的区间中的平均值。本实施方式中的基线的校正目的在于追随瞬时变动，所以第一平均化单元340中的平均处理使用移动平均而不是区间平均。此外，第一加权单元342进行从第一平均化单元340输出的平均值和预定的加权系数的乘法处理来求微校正量。另外，第一基线变动校正单元330由于是通过前馈控制的校正，所以该加权系数最好为1以下。

接着，说明变动微校正单元336。变动微校正单元336通过进行从滤波器315的输出减去由变动量微调整单元334求出的微校正量的处理来对基线变动进行微校正。

另外，第一平均化单元340中的平均区间可以从外部提供也可以动态地变更。此外，第一加权单元342中的加权系数可以从外部提供也可以动态地变更。

这里，说明第一基线变动校正单元330的变形例。图5是表示图2的第一基线变动校正单元330的结构的变形例的图。另外，对于与图3共同的部分赋予同一符号并省略说明。与图3的不同点在于第一基线变动校正单元330还包含第一校正许可控制单元338和校正许可判定单元344。还在于基线变动量导出单元332将第一平均化单元340的输出结果作为输入之一。

图6是表示图5的基线变动量导出单元332的结构的图。基线变动量导出单元332包含第一选择器346、第一限幅器348、第一微校正量计算单元350、第二微校正量计算单元351。图6的基线变动量导出单元332首先将来自滤波器315的输出信号和作为图5中图示的第一平均化单元340的输出的平均值作为第一选择器346的输入。第一选择器346根据从外部输入的控制信号，将从滤波器315输出的信号和校正该滤波器315的输出信号后的值的其中一个值输出到第一限幅器348。这里的校正通过第二微校正量计算单元351从滤波器315的输出中减去图5中图示的第一平均化单元340的输出来进行。关于第一限幅器348以及第一微校正量计算单元350，由于与前述的相同，所以省略说明。

这样，通过对微校正量的计算使用将滤波器315的输出信号由第一平均化单元340输出的平均值校正后的值而不是来自滤波器315的输出信号本身，可以计算更高精度的微校正量。采用这样的结构的理由如下。是因为滤波器315的输出信号在该阶段还包含基线变动，可以说不是准确的值。代替滤波器315的输出信号，使用被平均化并校正了基线变动的值通过第一限幅器348和第一微校正量计算单元350求微校正量得到对微校正量进行校正的效果。这样，求出精度更高的微校正量，可以进行准确的基线变动校正。

图7是表示图5的校正许可判定单元344的结构的图。校正许可判定单元344是判定是否进行基线变动的校正的电路，包含第二选择器352、第二限幅器354、移动平均单元356、判定单元358、第三微校正量计算单元353。首先，在第二选择器352中，根据从外部输入的控制信号，将从滤波器315输出的信号和校正该滤波器315的输出信号后的值的其中一个值输出到第二选择器352。这里的校正通过第三微校正量计算单元353从滤波器315的输出信号中减去第一平均化单元340的输出信号来进行。在第二选择器352中，与所述第一选择器346的情况同样，可以选择第一平均化单元340的输出信号。接着，与所述第一限幅器348同样，第二限幅器354对从第二选择器352输出的信号进行硬判定。移动平均单元356求进行了硬判定的信号的移动平均。判定单元358对移动平均后的值和预定的阈值进行比较，输出表示是否应该进行基线变动的校正的信号。

具体来说，在第二选择器352中的硬判定是至(-1、0、+1)的3值中的其中一个值的判定的情况，即硬判定结果为‘0’以外的情况，作为有基线的变动，输出许可校正的意思的信号。此外，在为‘0’的情况下，作为没有基线变动，输出表示不许可校正的意思的信号。这样，在基线中可以说没有变动的情况下进行校正时，反而容易成为发生基线的变动的主要原因。因此，在硬判定结果为‘0’的情况下，不许可校正。但是，由于噪声等的影响，由图5的基线变动量导出单元332计算出的微校正量成为‘0’的情况稀少。从而，使用某一阈值‘α’，在移动平均单元356的输出值为‘0±α’的情况下，输出表示不许可校正的意思的信号。另一方面，在不是这样的情况下，输出许可校正的意思的信号。另外，使用两个阈值α和β，如果大于‘0-β’而小于‘0+α’，则也可以作为没有基线的变动而进行校正许可的判定。此外，可以预先决定这些阈值，而且也可以从外部指示，或者也可以动态地变化。在任何情况下都可以得到同样的效果。

第一校正许可控制单元338根据校正许可判定单元344的判定结果选择对变动微校正单元336输出的信号。具体来说，校正许可判定单元344的判定结果为许可校正的意思的信号时，将变动量微调整单元334的输出结果原样输出到变动微校正单元336。此外，在是不许可校正的意思的信号时，对变动微校正单元336输出‘0’。变动微校正单元336通过从滤波器315的输出信号中减去第一校正许可控制单元338的输出信号从而进行基线变动的微校正。

根据本实施方式，即使在基线瞬时较大地变动的情况下，也可以高效率地校正基线变动而不受到校正时所需的延迟的影响。此外，通过使用根据来自外部的选择信号而选择的平均值来校正变动量，使用校正后的变动量来校正基线变动，可以计算精度更好的微校正量。此外，通过高精度地校正基线变动，可以提高纠错的效果。此外，通过提高纠错的效果，可以高速地进行对存储装置的读写控制。

在本实施方式中，在图5中，说明了将第一平均化单元340的输出信号输入基线变动量导出单元332的一个输入以及校正许可判定单元344的一个输入。但不限于此，基线变动量导出单元332也可以对校正许可判定单元344输入第一加权单元342的输出信号。在该情况下也可以得到同样的效果。此外，在图6中，说明了将由第一平均化单元340的输出信号对滤波器315的输出信号进行了校正之后的信号输入第一选择器346的一个输入。但是不限于此，也可以将由第一加权单元342的输出信号对滤波器315的输出信号进行了校正之后的信号输入第一选择器346的一个输入。该情况下也可以得到同样的效果。此外，在图7中，说明了将由第一平均化单元340的输出信号对滤波器315的输出信号进行了校正之后的信号输入第二选择器352的一个输入。但是不限于此，也可以将由第一加权单元342的输出信号对滤波器315的输出信号进行了校正之后的信号输入第二选择器352的一个输入。该情况下也可以得到同样的结果。

(第二实施方式)

在具体说明本发明的第二实施方式之前，首先简单叙述本实施方式的存储装置。本实施方式的存储装置具有硬盘控制器、磁盘装置、包含读通道和写通道的读写通道。在读通道中，对于从磁盘装置读出的数据，通过前馈控制来校正所述基线变动，同时在AD变换器的后级也进行通过反馈控制的基线变动校正。通过采用这样的结构，不仅在基线瞬时较大地变动的情况，而且在长时间缓慢地变动的情况下，也可以高效率地校正基线变动而不受到校正时所需的延迟的影响。后面详细叙述。

图8是表示第二实施方式的R/W通道3的结构的图。R/W通道3大体包括写通道31和读通道32。读通道32包括：VGA311、LPF312、AGC317、ADC313、频率合成器314、滤波器315、软输出检测单元320、LDPC解码单元322、同步信号检测单元321、行程控制解码单元323、解扰器324、第一基线变动校正单元330、第二基线变动校正单元400。另外，对除了第二基线变动校正单元400的与图2共同的部分赋予同一符号并省略说明。

图9是表示图8的第二基线变动校正单元400的结构的图。第二基线变动校正单元400包含数字端变动量粗调整单元402、数字端变动粗校正单元(digital coarse wander corrector)408以及第二校正许可控制单元410。此外，数字端变动量粗调整单元402包含第二平均化单元404、第二加权单元406。

数字端变动量粗调整单元402包含第二平均化单元404、第二加权单元406。第二平均化单元404将后述的基线变动量导出单元332的粗校正量计算单元418的输出信号作为输入，求预定的长度的区间中的平均值。该平均值也可以通过移动平均来求解。此外，第二加权单元406进行从第二平均化单元404输出的平均值和预定的加权系数的乘法处理来求数字端粗校正量。另外，第二平均化单元404中的平均区间长度最好比第一平均化单元340中的平均区间大。此外，该平均区间长度可以从外部提供，也可以动态地变化。此外，第二加权单元406中的加权系数最好为1以下，并且，最好比第一加权单元342中的加权系数小。

使第二平均化单元404的平均区间比第一平均化单元340的平均区间长，并且使第二加权单元406中的加权系数比第一加权单元342中的加权系数小的理由如下。这是由于包含第一平均化单元340的第一基线变动校正单元330和包含第二平均化单元404的第二基线变动校正单元400中各自的作用不同。即，在第一基线变动校正单元330中目的在于应对瞬时变动，而在第二基线变动校正单元400中目的在于进行校正，以便追随于比第一基线变动校正单元330长期的基线的变动，为了求该长期的基线的变动量，第二平均化单元404需要进行长区间的平均处理。这里，‘进行校正以追随于长期的基线的变动’是指从过去的基线的变动倾向预测将来的变动倾向，从而缓慢地校正变动。但是，即使使用过去的变动倾向也不能应对实时变动，而且过去的变动倾向不一定总是沿着将来的变动倾向。从而，使第二加权单元406中的加权系数为1以下，并且是比用于追随瞬时变动的第一加权单元342中的加权系数小的值。这样，由第一基线变动校正单元330和第二基线变动校正单元400明确地分担作用，从而可以追随瞬时变动并且追随长期的变动来校正基线的变动。

接着，说明第二校正许可控制单元410。第二校正许可控制单元410选择对数字端变动粗校正单元408输出的信号。具体来说，在预定的或从外部输入的与是否同意校正有关的控制信号为许可校正的意思的信号时，将数字端变动量粗调整单元402的输出结果原样输出到数字端变动粗校正单元408。此外，在是不许可校正的意思的信号时，对数字端变动粗校正单元408输出‘0’。数字端变动粗校正单元408通过从ADC313的输出信号中减去第二校正许可控制单元410的输出信号，从而进行基线变动的粗校正。

这里，说明生成第二平均化单元404的平均处理的输入信号的图9的基线变动量导出单元332。图10是表示图9的基线变动量导出单元332的结构的图。图10的基线变动量导出单元332包含第一选择器346、第一限幅器348、第一微校正量计算单元350、第二微校正量计算单元351、第三选择器414、第三限幅器416以及粗校正量计算单元418。另外，对于与图6的基线变动量导出单元332共同的部分赋予同一符号并省略说明。

首先，将来自数字滤波器315的输出信号和作为图5中图示的第一平均化单元340的输出的平均值作为第三选择器414的输入。第三选择器414根据从外部输入的控制信号，将从滤波器315输出的信号和校正该滤波器315的输出信号后的信号的其中一个值输出到第三限幅器416。这里的校正通过第二微校正量计算单元351从滤波器315的输出信号中减去图5中图示的第一平均化单元340的输出来进行。关于第三限幅器416以及粗校正量计算单元418，由于分别与第一限幅器348、第一微校正量计算单元350同样，所以省略说明。此外，在第三选择器414中，可以选择滤波器315输出的信号和校正该滤波器315的输出信号后的值的其中一个的理由与第一选择器346中说明的理由同样，所以省略说明。通过采用这样的结构，可以计算精度更高的粗校正量。

根据本实施方式，即使在基线瞬时较大变动的情况下，也可以高效率地校正基线变动而不受校正时所需的延迟的影响。此外，通过分担两个基线变动校正单元的作用，从而可以追随瞬时变动并且也追随长期的变动，进而高效率且准确地校正基线变动而不受校正时所需的延迟的影响。此外，通过使用根据来自外部的选择信号而选择的平均值来校正变动量，并使用校正后的变动量来校正基线变动，从而可以计算出精度更高的微校正量。此外，在第二基线变动校正单元400中，不具有独自计算基线变动量的电路，通过挪用由第一基线变动校正单元330的基线变动量导出单元332计算出的基线变动量，从而降低硬件规模。此外，通过高精度地校正基线变动，可以提高纠错的效果。此外，通过提高纠错的效果，可以高速地进行对存储装置的读写控制。

在本实施方式的图10中，说明了由第一平均化单元340的输出信号将滤波器315的输出信号校正后的信号被输入第一选择器346的一个输入。但不限于此，也可以将由第一加权单元342的输出信号将滤波器315的输出信号校正后的信号被输入第一选择器346的一个输入。在该情况下，也可以得到同样的效果。此外，说明了由第一平均化单元340的输出信号将滤波器315的输出信号校正后的信号被输入第三选择器414的一个输入。但不限于此，也可以将由第一加权单元342的输出信号将滤波器315的输出信号校正后的信号被输入第一选择器346的一个输入。在该情况下，也可以得到同样的效果。

(第三实施方式)

在具体说明本发明的第三实施方式之前，首先简单叙述本实施方式的存储装置。本实施方式的存储装置具有硬盘控制器、磁盘装置、包含读通道和写通道的读写通道。在读通道中，对于从磁盘装置读出的数据，通过前馈控制来校正所述基线变动。进而，在AD变换器的前级以及后级的2级中校正基线变动。通过采用这样的结构，不受到校正时所需的延迟的影响，不仅在基线瞬时较大地变动的情况，在长时间缓慢地变动的情况下，也可以高效率且准确地校正基线变动。进而，由于对长期的变动在AD变换器的前后的2级中进行校正，因此可以进行更加细致的校正。后面详细叙述。

图11是表示第三实施方式的R/W通道3的结构的图。R/W通道3大体包括写通道31和读通道32。读通道32包括：VGA311、LPF312、AGC317、ADC313、频率合成器314、滤波器315、软输出检测单元320、LDPC解码单元322、同步信号检测单元321、行程控制解码单元323、解扰器324、第一基线变动校正单元330、第二基线变动校正单元400、第三基线变动校正单元500。另外，对与图8共同的部分赋予同一符号并省略说明。

图12是表示图11的第三基线变动校正单元500的结构的图。第三基线变动校正单元500包含模拟端变动量粗调整单元502、模拟端变动粗校正单元(analog coarse wander corrector)508以及第三校正许可控制单元510。此外，模拟端变动量粗调整单元502包含第三加权单元506。

模拟端变动量粗调整单元502包含第三加权单元506。第三加权单元506将所述第二平均化单元404的输出信号作为输入，进行与预定的加权系数的乘法处理来求模拟端粗校正量。另外，第三加权单元506中的加权系数最好为1以下，并且，最好比未图示的第一加权单元342以及第二校正许可控制单元410中的加权系数小。

使第三加权单元506中的加权系数比第一加权单元342以及第二加权单元406中的加权系数小的理由是由于各自的作用分担有不同。即，在包含第一加权单元342的第一基线变动校正单元330中目的在于应对瞬时变动，而在包含第三加权单元506的第三基线变动校正单元500中目的在于追随于比第一基线变动校正单元330长期的基线的变动。此外，包含406的第二基线变动校正单元400的目的与第三基线变动校正单元500的目的同样是成为长期的基线变动的追随，因此互相使用不同的加权系数。这是各自配置的位置引起的，配置在更前级的第三基线变动校正单元500处理更将来的信号。如前所述，由于越是将来的信号则该基线的变动越不能从过去的变动倾向来预测，因此可以是第三加权单元506的加权系数比第二加权单元406的加权系数小，并缓慢地进行校正。这样，分别在第一基线变动校正单元330、第二基线变动校正单元400以及第三基线变动校正单元500中，明确地分担作用，从而可以追随瞬时变动并且追随长期的变动来校正基线的变动。

接着，说明第三校正许可控制单元510。第三校正许可控制单元510选择对模拟端变动粗校正单元508输出的信号。具体来说，在预定的或从外部输入的与是否同意校正有关的控制信号为许可校正的意思的信号时，将模拟端变动量粗调整单元502的输出结果原样输出到模拟端变动粗校正单元508。此外，在是不许可校正的意思的信号时，对模拟端变动粗校正单元508输出‘0’。模拟端变动粗校正单元508通过从VGA311的输出信号中减去第三校正许可控制单元510的输出信号，从而进行基线变动的粗校正。

根据本实施方式，即使在基线瞬时较大地变动的情况下，也可以高效率地校正基线变动而不受校正时所需的延迟的影响。此外，通过在AD变换器的前级以及后级的2级中长期地校正基线变动，不受到校正时所需的延迟的影响，不仅在基线瞬时较大地变动的情况，在长时间缓慢地变动的情况下，也可以高效率且准确地校正基线变动。此外，在第三基线变动校正单元500中，不具有独自计算基线变动量的电路，通过挪用由第一基线变动校正单元330的基线变动量导出单元332计算出的基线变动量，从而降低硬件规模。此外，通过使用根据来自外部的选择信号而选择的平均值来校正变动量，并使用校正后的变动量来校正基线变动，从而可以计算出精度更高的微校正量。此外，通过高精度地校正基线变动，可以提高纠错的效果。此外，通过提高纠错的效果，可以高速地进行对存储装置的读写控制。

在本实施方式中，说明了将第三基线变动校正单元500配置在VGA311和LPF312之间。但是不限于此，可以将第三基线变动校正单元500配置在VGA311的前级或配置在LPF312的后级。

以上，基于实施方式说明了本发明。该实施方式为例示，实施方式互相的组合或这些各构成要素或各处理过程的组合可以有各种变形例，而且这样的变形例也属于本发明的范围，这是本领域技术人员应该理解的。

Claims

1.一种信号处理装置，其特征在于，

该装置具有在对输入信号施加规定处理的处理路径中设置的多个基线变动校正单元，

通过各个所述基线变动校正单元来依次实施所述信号的基线变动的校正。

2.如权利要求1所述的信号处理装置，其特征在于，

至少在最前级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

3.如权利要求1所述的信号处理装置，其特征在于，

至少在最后级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

4.如权利要求1所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，所述多个基线变动校正单元中至少两个基线变动校正单元隔着该A/D变换器被分别配置。

5.如权利要求4所述的信号处理装置，其特征在于，

在比所述A/D变换器靠近前级设置的基线变动校正单元通过反馈控制来实施基线变动的校正。

6.如权利要求1所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，至少一个所述基线变动校正单元被配置在作为该A/D变换器的输出端的数字信号路径上。

7.如权利要求1所述的信号处理装置，其特征在于，

至少一个所述基线变动校正单元将与所述基线变动校正单元的输入信号的平均值对应的值作为基线变动量来实施基线变动的校正。

8.如权利要求7所述的信号处理装置，其特征在于，

所述基线变动校正单元还包括对所述平均值乘以规定的系数从而生成与所述平均值对应的值的乘法单元。

9.如权利要求7所述的信号处理装置，其特征在于，

设置在最后级的基线变动校正单元将所述平均值的平均区间设定得比其它的基线变动校正单元短。

10.如权利要求8所述的信号处理装置，其特征在于，

设置在最后级的基线变动校正单元将所述规定的系数设定得比其它的基线变动校正单元大。

11.如权利要求7所述的信号处理装置，其特征在于，

设置在最后级的基线变动校正单元将所述平均值的平均区间设定得比其它的基线变动校正单元长。

12.如权利要求8所述的信号处理装置，其特征在于，

设置在最后级的基线变动校正单元将所述规定的系数设定得比其它的基线变动校正单元小。

13.如权利要求7所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，

所述多个基线变动校正单元中至少两个基线变动校正单元被设置在所述A/D变换器的后级，

相对于该A/D变换器设置得更近的基线变动校正单元的所述平均值的平均区间被设定得比设置在远离所述A/D变换器处的基线变动校正单元长。

14.如权利要求8所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，

相对于该A/D变换器设置得更近的基线变动校正单元的所述规定的系数被设定得比设置在远离所述A/D变换器处的基线变动校正单元小。

15.如权利要求7所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，

所述多个基线变动校正单元中至少两个基线变动校正单元被隔着所述A/D变换器设置，

设置在该A/D变换器的前级的基线变动校正单元的所述平均值的平均区间被设定得比设置在该A/D变换器的后级的基线变动校正单元长。

16.如权利要求8所述的信号处理装置，其特征在于，

在所述处理路径中设置A/D变换器，

设置在该A/D变换器的前级的基线变动校正单元的所述规定的系数被设定得比设置在比该A/D变换器靠近后级的基线变动校正单元小。

17.如权利要求1所述的信号处理装置，其特征在于，该装置被一体集成在一个半导体基板上。

18.一种信号处理方法，其特征在于，

该方法包含在对输入信号施加规定处理的处理步骤中实施的多个基线变动校正步骤，

通过各个所述基线变动校正步骤来依次实施所述信号的基线变动的校正。

19.一种存储系统，是具有写通道、读通道的信号存储系统，

所述写通道具有：

第一编码单元，对数据进行行程编码；

第二编码单元，使用低密度奇偶校验码对由所述第一编码单元进行了编码的数据进一步进行编码；以及

写入单元，将由所述第二编码单元进行了编码的数据写入存储装置，

所述读通道具有：

多个基线变动校正单元，对从所述存储装置读出的数据的基线变动进行校正；

软输出检测单元，计算由所述基线变动校正单元校正了基线的数据的似然从而输出软判定值；

第二解码单元，对应于所述第二编码单元，将从所述软输出检测单元输出的数据进行解码；以及

第一解码单元，对应于所述第一编码单元，将由所述第二解码单元进行了解码的数据进行解码，

通过各个所述基线变动校正单元依次实施所述数据的基线变动的校正。

20.如权利要求19所述的存储系统，其特征在于，该存储系统还具有：

存储装置，对数据进行存储；以及

控制单元，控制对存储装置的数据写入和从存储装置的数据读出，

所述读通道按照所述控制单元的指示读出存储在所述存储装置中的数据，

所述写通道按照所述控制单元的指示将所述数据写入所述存储装置。