CN1922721A - 半导体器件 - Google Patents

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Abstract

本发明旨在提供一种达到高机械强度而不缩小电路规模并且能够在降低成本的同时防止数据被伪造和非法更改的半导体器件。本发明公开了一种以从包括具有高结晶度的第一区和结晶度低于第一区的第二区的半导体薄膜形成的ID芯片为代表的半导体器件。具体地，通过使用第一区形成要求高速操作的电路的TFT(薄膜晶体管)，并通过使用第二区形成用于识别ROM的存储元件。

Description

半导体器件
技术领域
本发明涉及能够进行无线通信的半导体器件。
背景技术
以能够无线地发送诸如识别数据等数据的ID芯片为代表的半导体器件的实际应用在各个领域中都有进步。此外，作为一种新通信终端的半导体器件的市场预期将会扩大。ID芯片也称为无线标签、RFID(射频识别)标签或IC标签。具有天线和使用半导体基片形成的集成电路的ID芯片正被投入实际使用。
与可从其无线地读取所储存的数据的磁卡和条形码相比，ID芯片的优点在于所储存的数据没有被物理装置读取的危险以及数据难以改变。此外，ID芯片的另一优点在于ID芯片难以伪造，因为不像磁卡和条形码，ID芯片要求相对较大规模的生产设施。
例如，专利文献1公开了一种通过将IC芯片安装在有价证券上来防止对有价证券进行非法使用、允许在有价证券丢失或被盗的情况下当有价证券被返回给合法管理员时重新使用该有价证券的方法。
[专利文献]日本专利文献公开号：2001-260580
发明公开
当能够更安全地防止ID芯片的伪造和ID芯片中储存的数据的非法更改时，例如，可防止提供了ID芯片的物体的伪造，并且例如，可防止对产地、生产商、分销渠道等的欺诈。然而，随着ID芯片的伪造和数据的非法更改的技术的进步，防止伪造和欺诈以及制止这些行动已变得不那么容易。
当ID芯片中的集成电路包括其数据不能被更改的非易失性存储器时，与仅仅使用可重写存储器的情况相比，可更安全地防止ID芯片的伪造。在数据不能被更改的非易失性存储器之中，例如，可在没有复杂处理的情况下向ID芯片相对容易地应用掩模ROM。然而，由于储存在集成电路中的数据包括对ID芯片唯一的识别号等，因此在用于形成掩模ROM的光掩模中设置了用于确定该唯一数据的光掩模，因而不能降低成本。
原则上，由于可使ID芯片比磁卡和条形码更小，因此期望ID芯片的多样性进一步扩大。然而，尽管期望将ID芯片设置于诸如纸张或塑料等柔性材料作为一种用途，但用作ID芯片的基底的半导体基片在机械强度上次于柔性材料。因此，当在使用柔性材料作为支撑介质的包装材料、标签、债券、银行票据、有价证券等上形成ID芯片时，存在ID芯片在使用中可能被破坏的危险，因而ID芯片在这些应用中并不实用。
可通过小型化ID芯片而在某种程度上改善ID芯片的机械强度。然而，小型化ID芯片并不是较佳的，因为难以保护电路的空间。当空间不足时，ID芯片的应用受到限制。因此，当强调形成电路所需的空间时，不能小型化ID芯片，且对ID芯片机械强度的改善具有其局限。
在通过使用半导体基片形成ID芯片的情况下，由于半导体基片用作阻挡电波的导体，因此电波的信号易于取决于方向而衰减。
着眼于以上问题，本发明的一个目的是提供一种能够在降低成本的同时防止对数据的伪造和非法更改以及改善机械强度而不会小型化集成电路的电路规模的半导体器件。
以ID芯片为代表的本发明的半导体器件使用了一种薄型半导体膜，包括具有高结晶度的第一区以及结晶度次于第一区的第二区。具体地，其中需要高速操作的电路的薄膜晶体管(TFT)是通过使用该第一区来形成的，而用于识别ROM的存储元件是通过使用该第二区来形成的。
第一区和第二区可使用例如连续波激光器借助结晶来形成。与脉冲激光器不同，朝向扫描方向连续生长的晶体可通过用连续波激光器照射半导体膜，同时在一个方向上扫描该激光束来形成。由此，可形成具有在扫描方向上延伸的晶粒的积聚的第一区。当其每一个都在扫描方向上延伸的晶粒的积聚用作TFT的活性层时，可形成具有相对均匀的特性并具有极少的跨载流子迁移方向的晶粒界面的TFT。
在使用连续波激光器的情况下，在与扫描方向垂直的方向上在射束点的相对两端形成第二区。该第二区具有其中晶粒远小于射束点中心的晶粒的较差的结晶度。在本发明中，通过在由激光结晶的半导体膜之中在具有较差结晶度的第二区中大胆地形成存储元件就可使存储元件的特性变化。由于存储元件之间的特性变化取决于结晶度的变化，因此即使在应用了同一电路结构、同一布局和同一制造工艺的情况下，也可随机地产生存储元件的变化。因此，通过使用存储元件之间的特性变化作为数据，可形成储存了唯一数据的非易失性存储器。在本说明书中，使用存储元件的特性变化的ROM在下文中被称为随机ROM。
集成电路可形成于基片上，或可在基片上形成之后被粘到柔性基片上。本发明的ID芯片除集成电路之外还可具有天线。集成电路可通过利用天线中所生成的交流电压来工作，并可通过调制施加于天线的交流电压来向读/写器发送信号。天线可与集成电路一起形成。或者，天线可与集成电路分开形成，然后与集成电路电连接。安装了天线的ID芯片也被称为RF(射频)芯片。
有若干种用于粘贴集成电路的方法。一种方法是在具有高耐热性的基片和集成电路之间形成金属氧化膜，并且通过经由结晶削弱金属氧化膜来剥去集成电路并粘贴该集成电路。另一种方法是在具有高耐热性的基片和集成电路之间设置剥离层，然后通过经由蚀刻去除该剥离层将集成电路从基片剥离并粘贴该集成电路。另一种方法是机械地除去或通过使用溶液或气体来蚀刻掉其上形成有集成电路的具有高耐热性的硬基片，以使硬基片被去除且从其上剥离集成电路并粘贴该集成电路。也可应用任何其它方法。
存储器的电路规模和容量可用通过彼此粘贴而使其每一个都单独形成的集成电路层叠的方式来提高。由于集成电路比通过使用半导体基片制造的ID芯片要薄得多，因此即使在层叠多个集成电路的情况下也可将ID芯片的机械强度保持在某一程度。可通过诸如倒装芯片法、TAB(卷带自动接合)法、布线接合法等已知方法来连接层叠的集成电路。
由于在本发明中，各ID芯片之间的电路结构和布局可能相同，因此不必与掩模ROM不同地设置每一ID芯片的光掩模。因此，可降低ID芯片的制造成本。此外，当制造诸如闪存等除掩模ROM之外的非易失性存储器时，由于需要增加制造步骤数，因此难以降低成本。然而，在使用TFT作为随机ROM的存储元件的情况下，用作存储元件的TFT可通过与用于形成该ID芯片的另一集成电路中使用的TFT相同的工艺来制造。因此，可在防止用于制造随机ROM的成本增加的同时防止ID芯片的伪造和数据的非法更改。
在使用掩模ROM的情况下，存在通过分析电路布局来读取识别号的风险。然而，由于可用同一电路结构、布局和制造工艺来形成随机ROM，因此可防止数据被除数据的电读取之外的任何其它方法读取。
由于ID芯片的集成电路是由电绝缘的TFT形成的，因此可使用柔性基片。在这一情况下，可获得高机械强度，而不必使ID芯片与通过使用半导体基片所形成的一样小。因此，可在不小型化电路规模的情况下增加ID芯片的机械强度，并进一步扩大ID芯片的多样性。
由于本发明的ID芯片的集成电路是由电绝缘的TFT形成的，因此不像通过使用半导体基片形成的晶体管，很难在集成电路和基片之间形成寄生二极管。因此，不会因给予源极区或漏极区的交流信号的电位而使大量电流流入漏极区，并且很难发生损耗或击穿。此外，本发明的ID芯片的优点在于不会如通过使用半导体基片形成的ID芯片的情况下那样阻挡很多的电波，以及可抑制由于阻挡电波而引起的信号衰减。
附图简述
图1A是激光射束点和结晶的半导体膜的俯视图；
图1B和1C是结晶的半导体膜的俯视图；
图2A是示出随机ROM的构造的框图；
图2B是每一存储单元的电路图；
图2C是示出存储单元的分布的曲线图；
图3是示出本发明的ID芯片的功能构造的示例的框图；
图4是示出集成电路的布局和通过激光照射形成的第一区和第二区的布局的图示；
图5A到5E是示出本发明的ID芯片的制造工艺的图示；
图6A到6E是示出本发明的ID芯片的制造工艺的图示；
图7A到7C是示出本发明的ID芯片的制造工艺的图示；
图8A和8B是示出本发明的ID芯片的制造工艺的图示；
图9是示出随机ROM中的存储单元阵列和读电路的结构的图示；
图10是示出随机ROM中的存储单元阵列和读电路的结构的图示；
图11是示出随机ROM中的存储单元阵列和读电路的结构的图示；
图12A和12B是本发明的ID芯片的横截面图；
图13A和13B是本发明的ID芯片的横截面图；
图14A到14C是用于本发明的ID芯片的TFT的横截面图；
图15A到15D是示出通过使用大基片来制造多个本发明的ID芯片的方法的图示；
图16A到16D是示出当剥离在基片上形成的多个集成电路时形成的凹槽的形状的图示；
图17A到17C是示出本发明的ID芯片的应用的图示；
图18A和18B是示出本发明的ID芯片的应用的图示；
图19是本发明的ID芯片的横截面图；
图20A和20B是第一区的SEM图像；以及
图21是第二区的SEM图像。
实现本发明的最佳方式
在下文中参考附图来描述各实施方式和实施例。然而，由于本发明可用许多不同的方式来实施，因此要理解，本发明的方式和细节可被改变，只要这些改变不脱离本发明的范围和内容。因此，本发明不限于各实施方式和实施例的描述。
首先，参考图1A描述通过连续波激光器结晶的半导体膜的结构。在图1A中，参考标号101表示激光束的射束点。如图1A中的白色箭头所示，在与射束点101的主轴方向垂直的方向上扫描射束点101。通过射束点101结晶的半导体膜根据结晶度的不同具有第一区102和第二区103。
在由射束点101的中央区域形成的第一区102中，可完全熔化半导体膜，因为激光束的能量密度较高。其中半导体膜完全熔化的这一区在半导体膜中通过扫描射束点101连续地在扫描方向移动，并且在该区中形成在扫描方向上连续生长的大晶粒。具体地，可形成在扫描方向上宽度为10到30μm，而在与扫描方向垂直的方向上宽度为1到5μm的晶粒。
在通过与射束点101的边缘相邻的部分形成的第二区103中，难以完全熔化半导体膜，因为激光束的能量密度较低。因此，在第二区103中，不像第一区102，晶粒的位置和大小是随机的，且晶粒大小的范围约为0.2到几μm(微晶)。
图20A和20B是利用连续波Nd:YVO4激光器的二次谐波通过结晶获得的第一区的SEM(扫描电子显微镜)图像。图20A是放大10,000倍的SEM图像，而图20B是放大30,000倍的SEM图像。图21是放大30,000倍的SEM图像，用于示出利用连续波Nd:YVO4激光器的二次谐波通过结晶获得的第二区。在全部的图20A到21中，一个样本是以75cm/s的扫描速度用激光束照射且用Secco溶液(包括K2Cr2O7作为添加剂的HF∶H2O＝2∶1的溶液)蚀刻的厚度为200nm的非晶半导体，因而晶粒边界很清楚。
图20A和20B指示第一区具有向扫描方向连续生长的晶粒。第一区中的晶粒在扫描方向上宽度约为10到30μm，而在与扫描方向垂直的方向上宽度约为1到5μm。图21指示第二区中的晶粒直径约为0.2到几μm。
在本发明中，用于集成电路中除随机ROM之外的电路的半导体元件是通过使用半导体膜中的第一区102来形成的。用于随机ROM的存储元件是用半导体膜中的第二区103来形成的。
图1B是在第一区102中形成的TFT的活性层104的布局。理想的是形成活性层104，以使载流子迁移的方向符合激光束的扫描方向。考虑当载流子迁移方向与激光束的扫描方向相同时，晶粒界面不会跨载流子迁移方向，并考虑可形成具有相对均匀特性的TFT。
图1C是用作在第二区103中形成的存储元件的TFT的活性层105的布局。较佳的是形成活性层105，以使沟道长度L至少是晶粒直径X的一半，最多是其直径的2到3倍。换言之，可满足不等式X/2≤L≤3X。采用上述结构，在活性层105中形成跨载流子迁移方向的一个或多个晶粒界面。理想的是跨载流子迁移方向的晶粒界面数在各活性层105之间不同，并达到数据在存储元件之间不同的程度。
接着，参考图2A描述随机ROM的具体结构。图2A示出了随机ROM的一个示例，包括解码器201、存储单元阵列202、以及读出电路203。多个存储单元204以矩阵形式排列在存储单元阵列202中，且每一存储单元连接到一条字线205和一条位线206。
当由解码器201选中字线205并由读出电路203选中位线206时，选择存储单元204中具有特定地址的一个。可通过放大读出电路203中所选择的位线206的电位来从所选择的存储单元204中读出数据。
图2B示出了存储单元204的一个示例。存储单元204包括用作存储元件的TFT 207。TFT 207的源极区和漏极区之一连接到位线206，另一个连接到字线205。此外，TFT 207的栅电极连接到字线205。
当将高于TFT 207的阈电压Vth的电压Vword施加于存储单元204中的字线205时，可从等式Vbit＝Vword-Vth中得到位线206的电压Vbit。注意，由于TFT 207的阈电压Vth因晶粒界面而改变，因此位线206的电压Vbit也改变。图2C示出了当阈电压Vth的改变被表示为σVth时，存储元件204的个数对位线206的电压Vbit的分布。如图2C所示，随着存储单元204中TFT 207的阈电压Vth的改变，位线206的电压Vbit具有对应于每一存储单元204的唯一值。
接着，参考图3描述本发明的ID芯片的功能结构的一个示例。
在图3中，参考标号900表示天线，而参考标号901表示集成电路。天线900包括天线线圈902和在天线线圈902中形成的电容元件903。此外，集成电路901包括解调器电路909、调制器电路904、整流器电路905、微处理器906、存储器907。用于向天线900给予负载调制的开关908以及随机ROM 910。存储器907的个数不限于一个，可以是一个以上。例如，可使用SRAM、闪存、ROM、FRAM(注册商标)等。
来自读/写器的作为电波的信号通过电磁感应被转换成天线线圈902中的交流电信号。解调器电路909解调该交流电信号，并将其发送给下一级中的微处理器906。整流器电路905通过使用该交流电信号生成电源电压，并将其提供给下一级中的微处理器906。
微处理器906根据输入信号执行各种算术处理。存储器907不仅储存微处理器906中使用的程序、数据等，还用作算术处理中的工作场所。
ID芯片的唯一数据被储存在随机ROM 910中。当指定地址的信号从微处理器906发送到随机ROM 910时，随机ROM 910可读出在指定位置处储存在存储单元中的数据，并将其发送给微处理器906。
然后，当解调器电路904从微处理器906接收到数据时，解调器电路904可控制开关908，以基于该数据向天线线圈902添加负载调制。读/写器可通过借助电磁波接收添加到天线线圈902的负载调制，从微处理器906读取数据。
本发明的ID芯片并不总是必须具有天线900。当ID芯片没有天线900时，可提供用于与天线900电连接的连接端子。
图3所示的ID芯片仅仅是本发明的一个示例，且本发明不限于上述结构。本发明的ID芯片并不总是必须具有微处理器906和存储器907。此外，信号可以不仅如图3所示地通过电磁耦合系统来发射，而且还可通过电磁感应系统、微波系统或任何其它发射系统来发射。
接着，参考图4描述集成电路的布局和通过激光照射形成的第一区和第二区的布局。
图4是第一区401和第二区402的布局的一个示例。第一区401具有在激光束的扫描方向上连续生长的大晶粒，扫描方向由图中的箭头指示。第二区402往往具有微晶体。第一区401和第二区402可交替形成，两者都如图中的箭头所示在扫描方向上延伸。
图4是集成电路的布局。参考标号403表示集成电路中除随机ROM之外的电路组，参考标号404表示随机ROM中的读出电路，参考标号405表示随机ROM中的解码器，而参考标号406表示随机ROM中的存储单元阵列。
在具有微晶的第二区402中至少形成存储单元阵列406。除随机ROM之外的电路在具有连续生长的大晶粒的第一区401中形成。用于连接除随机ROM之外的电路403的布线(例如407)和用于将除随机ROM之外的每一电路403与读出电路404、解码器405或存储单元阵列406链接的布线(例如408)可跨第二区402形成。
注意，除随机ROM之外的所有电路403都不必在第一区401中形成。例如，其中要求高速操作的电路和其中需要减少半导体元件的特性变化的电路可被排列在第一区401中，而其它电路可在第二区402中形成。
尽管在图4中，用于随机ROM的读出电路404和解码器405两者都被排列在第一区401中，但本发明不限于这一构造。读出电路404或解码器405可被排列在具有存储单元阵列406的第二区402中。
接着，详细描述用于制造本发明的ID芯片的方法。尽管本实施方式描述了作为半导体元件的电绝缘TFT的一个示例，但用于集成电路的半导体元件不限于此，并且可使用任何种类的电路元件。例如，通常给出记录元件、二极管、光电转换元件、电阻元件、线圈、电容元件或电感器。
如图5A所示，通过溅射在耐热基片(第一基片)500上形成剥离层501。作为第一基片500，可使用由硼硅酸钡玻璃或硼硅酸铝玻璃构成的玻璃基片、石英基片、陶瓷基片等。此外，可使用包括SUS基片的金属基片或其表面上形成绝缘膜的半导体基片。尽管诸如塑料基片等柔性基片在耐热性上次于上述基片，但是当基片在制造过程中能耐热的情况下可使用柔性基片。
剥离层501可由基于硅的层来形成，诸如非晶硅、多晶硅、单晶硅或微晶硅(包括半非晶硅)。剥离层501可通过溅射、减压CVD、等离子CVD等来形成。在该实施方式中，剥离层501是通过减压CVD由厚度约为50nm的非晶硅形成的。剥离层501的材料不限于硅，而是可使用可被选择性地蚀刻掉的材料。较佳的是非晶硅的剥离层501的厚度为从50到60nm。当剥离层501由半非晶硅形成时，它可按从30到50nm的厚度来形成。
接着，在剥离层501上形成基膜502。设置基膜502以防止第一基片500中诸如Na等碱土金属或碱金属扩散到半导体膜中。当碱土金属和碱金属在半导体中时，它们会对诸如TFT等半导体元件的特性产生不利的影响。设置基膜502的另一目的是在剥离半导体元件的后续步骤中保护半导体元件。基膜502可以是单个绝缘膜，或者可包括多个绝缘膜。因此，基膜502是由诸如氧化硅、氮化硅或氮氧化硅等能够抑制碱金属或碱土金属扩散到半导体膜中的绝缘材料形成的。
在该实施方式中，基膜502是通过依次层叠厚度为100nm的SiON膜、厚度为50nm的SiNO膜、以及厚度为100nm的SiON膜来形成的。然而，层叠膜的材料、厚度和数量不限于以上描述。例如，可通过旋涂、缝涂法、微滴排放法等形成厚度从0.5到3μm的硅氧烷树脂来代替最低层的SiON膜。可使用氮化硅膜(SiNx、Si3N4等)来代替中间层的SiNO膜。可使用SiO2膜来代替最高层的SiON膜。每一膜的厚度理想地在0.05到3μm的范围之内，且厚度可在该范围内自由选择。
或者，基膜502中最接近于剥离层501的最低层可以是SiON膜或SiO2膜，中间层可由硅氧烷树脂形成，而最高层可以是SiO2膜。
氧化硅膜可在使用SiH4/O2、TEOS(四乙氧基硅烷)/O2等的混合气体的同时通过热CVD、等离子CVD、常压CVD、偏置ECRCVD等来形成。氮化硅膜通常可在使用SiH4/NH3的混合气体的同时通过等离子CVD来形成。氧氮化硅膜(SiOxNy：x＞y)和氮氧化硅膜(SiNxOy：x＞y)通常可在使用SiH4/N2O的混合气体的同时通过等离子CVD来形成。
接着，在基膜502上形成半导体膜503。理想的是在形成基膜502之后形成半导体膜503而不将其暴露于空气。半导体膜503的厚度可从20到200nm(理想的是从40到170nm，更理想的是从50到150nm)。半导体膜503可以是非晶半导体、半非晶半导体、或多晶半导体。半导体可以是硅，或者可以是硅锗。在使用硅锗的情况下，锗的密度较佳的是0.01到4.5原子％。
非晶半导体可通过辉光放电以分解硅化物气体来获得。作为一种典型的硅化物气体，给出了SiH4、Si2H6等。该硅化物气体可用氢气或用氢气和氦气来稀释。
半非晶半导体具有非晶半导体和结晶半导体(结晶半导体包括单晶半导体和多晶半导体)之间的中间特性，并具有自由能稳定的第三态。此外，半非晶半导体包括具有短程有序并具有晶格畸变的结晶区。半非晶半导体具有分散在非单晶半导体膜中的宽度从0.5到20nm的晶粒，且喇曼光谱移向比520cm-1更低的波数侧。根据X射线衍射，观察到Si的(111)和(220)衍射峰值。作为悬空键的封端剂，添加至少1原子％或更多的氢气或卤素。类似这样的半导体为方便起见此处被称为半非晶半导体(SAS)。此外，可通过以添加诸如氦、氩、氪或氖等惰性气体的方式促进晶格畸变来获得具有更高稳定性的精细的半非晶半导体。
SAS可通过辉光放电以分解硅化物气体来获得。作为典型的硅化物气体，给出了SiH4。此外，可使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。此外，当用氢气或用氢气和从由氦、氩、氪和氖构成的组中选择的一种或多种惰性气体元素的混合气体来稀释硅化物气体时，可容易地形成半非晶半导体。稀释比较佳的是从2到1000倍。此外，诸如CH4或C2H6等碳化物气体，诸如GeH4或GeF4等锗气体、F2可被混合到硅化物气体中，以使能带宽度范围从1.5到2.4eV或从0.9到1.1eV。
例如，当TFT是由通过使用用H2稀释的SiH4气体或用F2稀释的SiH4气体来制造的半非晶半导体形成的时候，TFT可具有0.35V/sec或更少(范围通常在0.09到0.25V/sec)的亚阈系数(S值)，并具有10cm2/Vsec的迁移率。当由半非晶半导体形成的该TFT用于形成19级环形振荡器时，可在3到5V的电源电压下获得从1到100MHz或更高的脉冲重复率。此外，在从3到5V的电压下，使延迟时间为每一倒相器26ns或更少，较佳的是0.26nm或更少。
然后，如图5A所示，通过使用激光来使半导体膜503结晶。此外，使用激光的结晶法可与使用催化元素的结晶法组合。
在激光结晶之前，理想的是在500℃进行1小时的热退火，以增强半导体膜的抗激光性。然后，用具有来自连续波固态激光器的基波的二次到四次谐波中的任何一个的激光束来照射半导体膜。由此，可获得具有大颗粒尺寸的晶体。例如，通常较佳的是使用Nd:YVO4激光器(基波为1064nm)的二次谐波(532nm)或三次谐波(355nm)。具体地，从连续波YVO4激光器发射的基波由非线性光学元件转换成功率为10W的谐波。较佳的是通过光学系统在照射表面上将激光束成形为矩形或椭圆形。激光束需要具有从大约0.01到100MW/cm2(较佳的是从0.1到10MW/cm2)的能量密度。扫描速度被设在大约10到2000cm/s的范围之内。
激光器可以是已知的连续波气体激光器或固态激光器。作为气体激光器，有Ar激光器、Kr激光器等。作为固态激光器，有诸如GdVO4激光器等使用单晶体的激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、绿宝石激光器、或Ti：蓝宝石激光器。固态激光器还包括诸如Y2O3激光器等使用多晶体的陶瓷激光器。
此外，可采用脉冲激光器。在这一情况下，脉冲重复率被设为10MHz或更高。这一重复率远比通常使用的脉冲激光器的重复率(从几十到几百Hz)高得多。据说在用脉冲激光束照射半导体膜之后要花费几十到几百纳秒来使半导体膜完全凝固。当脉冲激光束具有10MHz或更高的重复率时，能够在用先前的脉冲激光熔化了半导体膜之后但在半导体膜凝固之前照射脉冲激光束。因此，固相和液相之间的分界面可在半导体膜中连续移动，并且形成具有向扫描方向连续生长的晶粒的半导体膜。具体地，可形成其每一个在扫描方向上的宽度都是10到30μm，而在与扫描方向垂直的方向上的宽度都是约1到5μm的晶粒的积聚。也可通过形成在扫描方向上延伸的晶粒来形成至少在TFT的沟道长度方向上几乎没有晶粒界面的半导体膜，其中晶轴近似被定向在一个方向上。
具有更高结晶度的半导体膜通过上述激光照射来形成。该半导体膜包括由射束点的中心区域形成的第一区504以及由与射束点边缘相邻的区域形成的第二区505。第一区504包括在扫描方向上宽度从10到30μm且在与扫描方向垂直的方向上宽度为1到5μm的晶粒。另一方面，第二区505具有其位置和尺寸随机、晶粒尺寸为0.2到几μm的微晶粒。
接着，如图5B所示，对结晶半导体膜中的第一区504和第二区505形成图案，以使第一区504成为岛形半导体膜506和507，而第二区505称为岛形半导体膜508。然后，形成栅绝缘膜509，以覆盖岛形半导体膜506到508。栅绝缘膜509可以通过等离子CVD或溅射形成的包括氮化硅、氧化硅、氮氧化硅或氧氮化硅的单层或多层。在多层的情况下，例如，栅绝缘层509较佳地通过从基片侧开始依次层叠氧化硅膜、氮化硅膜和氧化硅膜来形成。
在形成栅绝缘膜509之后，可在包括3到100％的氢气的气氛中，以300到450℃的温度进行1到12小时的热处理，以氢化岛形半导体膜506到508。在氢化过程中，可通过使用热激励等离子体来封端悬空键。作为氢化的另一手段，可进行等离子体氢化(使用变为等离子体的氢气)。在下一步骤中将半导体元件粘贴到柔性的第二基片上之后，可由于弯曲第二基片在半导体膜中形成缺陷。然而，在这一情况下，当通过氢化而使半导体膜中的氢的密度为1×1019到1×1022原子/cm3(较佳的是1×1019到5×1020原子/cm3)时，由于缺陷而引起的悬空键可通过半导体膜中的氢来封端。此外，为了封端由于缺陷引起的悬空键，可在半导体膜中添加卤素。
接着，如图5C所示，形成栅电极510到512。在该实施方式中，栅电极510到512是通过溅射形成然后通过使用抗蚀剂513作为掩模来蚀刻的Si和W的多层。这些栅电极510到512的材料、结构和制造方法不限于上述这些，而是可被适当地选择。例如，栅电极510到512可以是其中添加了给予N型的杂质的包括NiSi(硅化镍)和Si的多层，或者是包括TaN(氮化钽)和W(钨)的多层。此外，栅电极510到512可以是由各种导电材料形成的单层。
作为抗蚀剂掩模的替代，可使用由SiOx等形成的掩模。在这一情况下，执行附加处理以通过使SiOx、SiON等图案化来形成掩模(称为硬掩模)。然而，由于该掩模的材料无法通过蚀刻来减少与抗蚀剂掩模相同的量，因此可形成具有理想宽度的栅电极510到512。此外，栅电极510到512可在不使用掩模的情况下通过微滴排放法选择性地形成。
导电材料可根据导电膜的功能从各种材料中选择。当与天线同时形成栅电极使，可考虑其功能来选择材料。
尽管使用CF4、Cl2和O2的混合气体或Cl2的气体作为用于形成栅电极的蚀刻气体，但是本发明不限于此。
接着，如图5D所示，用抗蚀剂515覆盖要成为p沟道型TFT的岛形半导体膜507，然后通过使用栅电极510到512作为掩模，在岛形半导体膜506和508中以低密度用给予n型的杂质元素(通常是P(磷)或As(砷))来掺杂(第一掺杂过程)。第一掺杂过程是在剂量范围从1×1013到6×1013/cm2且加速电压范围从50到70kV的条件下进行的。然而，本发明不限于这一条件。在第一掺杂过程中，通过栅绝缘膜509进行掺杂，并且在岛形半导体膜506和508中形成两对低密度杂质区516和517。注意，第一掺杂过程可以在不用抗蚀剂覆盖要成为p沟道型TFT的岛形半导体膜507的情况下进行。
接着，如图5E所示，在通过灰化等去除了抗蚀剂515之后，可新形成抗蚀剂518以覆盖要成为n沟道型TFT的岛形半导体膜506和508。然后，在岛形半导体膜507中通过使用栅电极511作为掩模，以高密度掺杂给予p型的杂质元素(通常为B(硼))(第二掺杂过程)。第二掺杂过程在剂量范围从1×1016到3×1016/cm2且加速电压范围从20到40kV的条件下进行。在第二掺杂过程中，通过栅绝缘膜509进行掺杂，且在岛形半导体膜507中形成一对p型高密度杂质区520。
接着，如图6A所示，在通过灰化等去除了抗蚀剂518之后，形成绝缘膜521以覆盖栅绝缘膜509和栅电极510到512。在该实施方式中，绝缘膜512是通过等离子CVD由厚度为100nm的SiO2形成的。之后，绝缘膜521和栅绝缘膜509部分地通过深蚀刻处理来蚀刻，以按自对准的方式形成与栅电极510到512接触的侧壁522到524。使用CHF3和He的混合气体作为蚀刻气体。注意，用于形成侧壁的过程不限于此。
当形成绝缘膜521时，该绝缘膜521也可在基片的后表面上形成。在这一情况下，在形成侧壁之后，可在基片前表面各处形成抗蚀剂，然后可通过蚀刻选择性地去除在基片后表面上形成的绝缘膜。或者，当在深蚀刻过程中形成侧壁时，可与在基片的后表面上形成的整个绝缘膜同时部分地去除绝缘膜521和栅绝缘膜509。
注意，当在侧壁522和524下方通过以高密度掺杂给予n型的杂质来形成低密度杂质区或非掺杂偏置区时，侧壁522和524用作掩模。因此，为了控制低密度杂质区或偏置区的宽度，可通过适当地改变用于形成侧壁的深蚀刻过程的条件来调整侧壁的尺寸。
接着，如图6C所示，新形成抗蚀剂526以覆盖要成为p型TFT的岛形半导体膜507。然后，通过使用栅电极510和512以及侧壁522和524作为掩模，以高密度掺杂给予n型的杂质(通常为P或As)(第三掺杂过程)。该第三掺杂过程是在剂量范围从1×1013到5×1015/cm2且加速电压范围从60到100kV的条件下进行的。在第三掺杂过程中，进行掺杂，并且在岛形半导体膜506和508中形成两对n型高密度杂质区527和528。
在通过灰化等去除了抗蚀剂526之后，可进行杂质区的热活化。例如，在形成厚度为50nm的SiON之后，在550℃的氮气氛中进行4个小时的热处理。当形成厚度为100nm的含氢的SiNx膜，然后在410℃的氮气氛下对其进行1个小时的热处理时，可恢复多晶半导体膜中的缺陷。该处理例如用于封端多晶半导体膜中的悬空键，并且被称为氢化过程等。
根据这些过程，形成n沟道型TFT 530、p沟道型TFT 531和n沟道型TFT 532。当在这些制造过程中通过适当地改变深蚀刻过程的条件来调整侧壁的尺寸时，可形成沟道长度为0.2到2μm的TFT。尽管本实施方式中TFT 530和532具有上栅极结构，但是它们可具有下栅极结构(逆向交错结构)。
之后，可形成钝化层以保护TFT 530到532，尽管在附图中未示出钝化层。理想的是该钝化层由可防止碱金属或碱土金属侵入TFT 530到532的氮化硅、氮氧化硅、氮化铝、氧化铝、氧化硅等形成。具体地，例如，可使用厚度约为600nm的SiON膜作为钝化膜。在这一情况下，可在形成SiON膜之后进行氢化过程。作为另一示例，钝化膜可包括SiON膜、SiNx膜和SiON膜这三层，它们从基片侧开始在TFT 530到532上依次形成。然而，这些膜的结构和材料不限于以上描述。采用上述结构，由于TFT 530到532由基膜502和钝化膜覆盖，因此可防止诸如Na等碱土金属或碱金属扩散到用于半导体元件的半导体膜中。当碱土金属和碱金属在半导体中时，它们对半导体元件的特性会产生不利影响。
接着，如图6D所示，在TFT 530到532上形成第一层间绝缘膜533。第一层间绝缘膜533可以由诸如聚酰亚胺、丙烯酸或聚酰胺等具有耐热性的有机树脂形成。此外，可使用低介电常数材料(低k材料)、通过使用硅氧烷材料作为原材料形成的含有Si-O-Si键的树脂(下文中这一树脂被称为硅氧烷树脂)等。硅氧烷树脂可包括氢、氟、烷基、和芳香族碳氢化物中的至少一个作为取代基。除上述材料之外，可使用PSG(磷玻璃)、BPSG(磷硼玻璃)或氧化铝。第一层间绝缘膜533可通过旋涂、浸渍、喷涂、微滴排放法(喷墨法)、印刷(丝网印刷、胶印等)、刮片、辊涂机、幕涂机、刀涂机等来形成。此外，第一层间绝缘膜533可通过层叠上述绝缘膜来形成。
在该实施方式中，在第一层间绝缘膜533上形成第二层间绝缘膜534。第二层间绝缘膜534可以通过等离子CVD、大气压等离子CVD等由含有诸如DLC(金刚石型碳)或CN(氮化碳)等碳、氧化硅、氮化硅、或氧氮化硅的膜来形成。此外，第二层间绝缘膜534可以由硅氧烷树脂或诸如聚酰亚胺、丙烯酸、聚酰胺、抗蚀剂或苯并环丁烯等光敏或非光敏有机材料来形成。
可将填充物混合到第一层间绝缘膜533或第二层间绝缘膜534中，以防止第一层间绝缘膜533和第二层间绝缘膜534由于用于构成之后要形成的配线的导电材料和第一层间绝缘膜533或第二层间绝缘膜534之间的热膨胀系数的不同所引起的应力而发生剥离和损坏。
接着，如图6D所示，形成穿过第一层间绝缘膜533、第二层间绝缘膜534和配线535到539与TFT 530到532连接的接触孔。尽管使用CHF3和He的混合气体作为用于形成接触孔的蚀刻气体，但是本发明不限于此。在本实施方式中，配线535到539包括通过溅射从基片侧开始依次层叠Ti、TiN、Al-Si、Ti和TiN并对它们形成图案而形成的五个层。
通过将Si混合到Al中，可防止当烘培树脂以对配线形成图案时形成小丘。可混合大约0.5％的Cu来代替Si。当用Ti或TiN夹住Al-Si层时，可进一步防止形成小丘。理想的是在形成图案时使用由SiON形成的硬掩模。配线的材料和制造工艺不限于以上内容，且可使用用作栅电极的上述材料。
注意，配线535和536连接到n沟道型TFT 530的高密度杂质区527，配线536和537连接到p沟道形TFT 531的高密度安置区520，配线538和539连接到n沟道形TFT 532的高密度杂质区528。配线539也连接到n沟道形TFT 532的栅电极512。n沟道形TFT 532可用作随机ROM的存储元件。
接着，如图6E所示，在第二层间绝缘膜534上形成第三层间绝缘膜541，以覆盖配线535到539。第三层间绝缘膜541以使它具有开口使得配线535部分外露的方式来形成。第三层间绝缘膜541可由上文中对第一层间绝缘膜533所述的材料来形成。
接着，在第三层间绝缘膜541上形成天线542。天线542可由具有Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W、Al、Fe、Co、Zn、Sn或Ni的一种或多种金属或其金属化合物的导电材料来形成。天线542连接到配线535。尽管在图6E中天线542直接连接到配线535，但是本发明的ID芯片不限于这一构造。例如，天线542可以通过单独形成的配线与配线535电连接。
天线542可以通过印刷法、光刻法、蒸镀法、微滴排放法等形成。在该实施方式中，天线542由单个导电膜形成。然而，天线542可通过层叠多个导电膜来形成。例如，天线542可由通过化学镀用Cu涂层的Ni配线来形成。
微滴排放法是一种用于通过从小喷嘴排放包括预定成分的微滴来形成预定图案的方法。给出喷墨法作为微滴排放法的一个示例。另一方面，印刷法包括丝网印刷法、胶印法等。当采用印刷法或微滴排放法时，可在不对曝光使用掩模的情况下形成天线542。此外，当采用印刷法或微滴排放法时，不像光刻法，可节省要被蚀刻掉的材料。此外，由于用于曝光的昂贵的掩模是不必要的，因此可降低制造ID芯片的成本。
在使用微滴排放法或印刷法的情况下，例如，可使用用Ag涂层的Cu的导电粒子。当天线542是通过微滴排放法形成的时候，理想的是对第三层间绝缘膜541的表面进行改进天线542的粘附性的处理。
有若干种改进粘附性的方法。一种方法是将由于催化剂作用而能够改进对导电膜或绝缘膜的粘附性的金属或金属化合物附在第三层间绝缘膜541的表面上。另一种方法是将对导电膜或绝缘膜具有高粘附性的有机绝缘膜、金属或金属化合物附在第三层间绝缘膜541的表面上。另一种方法是在大气压或减压的条件下对第三层间绝缘膜541的表面进行等离子处理，以使其表面被改性。作为对导电膜或绝缘膜具有高粘附性的材料，给出了钛；氧化钛；诸如Sc、V、Cr、Mn、Fe、Co、Ni、Cu或Zn等3d过渡元素；等等。作为上述金属的金属化合物，给出了氧化物、氮化物、氧氮化物等。作为有机绝缘膜，例如给出了聚酰亚胺、硅氧烷树脂等。
当附到第三层间绝缘膜541的金属或金属化合物导电时，需要优化片电阻以使天线的正常操作不会被中断。具体地，导电金属或金属化合物的平均厚度可以在1到10nm的范围内。此外，金属或金属化合物可通过氧化来部分或全部绝缘。此外，附到其中不需要粘附性的区的金属或金属化合物可通过蚀刻来选择性地去除。金属或金属化合物可通过微滴排放法、印刷法或溶胶凝胶法被选择性地仅附到特定的区，来代替在整个基片上附上了金属或金属化合物之后蚀刻掉金属或金属化合物。金属或金属化合物无需在第三层间绝缘膜541的表面上是完全连续的膜，而可以在某一程度上是分散的。
然后，如图7A所示，在形成天线542时候，在第三层间绝缘膜541上形成保护层545，以覆盖天线542。保护层545是由当之后蚀刻掉剥离层501时能保护天线542的材料形成的。例如，保护层545可通过在基片各处应用能够在水或酒精中溶解的环氧树脂、丙烯酸树脂或硅树脂来形成。
在该实施方式中，以以下方式来形成保护层545：通过旋涂以30μm的厚度施加水溶树脂(由Toagosei有限公司制造的VL-WSHL10)，进行2分钟的曝光以暂时固化树脂，然后从基片后侧对树脂照射2.5分钟的UV光，并从基片顶侧照射10分钟(即，总共12.5分钟)来完全固化树脂。在层叠多个有机树脂材料的情况下，当施加或烘培时，粘附性可能变得太高，或者有机树脂可能被要用的溶剂部分地熔化。因此，当第三层间绝缘膜541和保护层545由可在同一溶剂中溶解的有机树脂形成时，较佳的是在第三层间绝缘膜541上形成无机绝缘膜(SiNx膜、SiNxOy膜、AlNx膜或AlNxOy膜)，以使在以后的过程中可顺利地去除保护层545。
接着，如图7B所示，形成凹槽546以划分ID芯片。凹槽546可具有使剥离膜501能够被露出的深度。凹槽546可通过对层切割或划线来形成。注意，当不需要划分第一基片上形成的ID芯片时，不必形成凹槽546。
接着，如图7C所示，蚀刻掉剥离层501。在该实施方式中，从凹槽546引入卤素氟化物作为蚀刻气体。在该实施方式中，在温度为350℃、流速为300sccm、压力为6Torr、蚀刻时间为3小时的条件下使用ClF3(三氟化氯)。此外，可将氮混合到ClF3气体中。剥离膜501可通过使用诸如ClF3等卤素氟化物来选择性地蚀刻，以使TFT 530到532可从第一基片500剥离。卤素氟化物可以是气体或液体。
接着，如图8A所示，通过使用粘合剂550将剥离的TFT 530到532和天线542粘贴到第二基片551。粘合剂550由可粘贴第二基片551和基膜502的材料形成。粘合剂550可以是例如反应固化型、热固化型、诸如UV固化型等光固化型、或厌氧型。
第二基片551可由诸如纸张或塑料等柔性有机材料形成。此外，柔性无机材料可用作第二基片551。塑料基片可由包含具有极性基的聚降冰片烯的ARTON(由JSR制造)形成。此外，给出了以聚对苯二甲酸乙二醇酯(PET)、聚醚砜(PES)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)、尼龙、聚醚醚酮(PEEK)、聚砜(PSF)、聚醚酰亚胺(PEI)、聚芳酯(poly arylate)(PAR)、聚对苯二甲酸丁二醇酯(PBT)、聚酰亚胺、丙烯晴-丁二烯-苯乙烯树脂、聚氯乙烯、聚丙烯、聚乙酸乙烯酯、丙烯酸树脂等为代表的聚酯。理想的是第二基片551具有高达约2到30W/mK的导电性，以扩散集成电路中所产生的热量。
如图8B所示，在去除了保护层545之后，在第三层间绝缘膜541上施加粘合剂552以覆盖天线542，然后粘贴覆盖件553。作为覆盖件553，可与第二基片551一样使用诸如纸张或塑料等柔性有机材料。粘合剂552的厚度范围可从10到200μm。
粘合剂552由能够将覆盖件553与第三层间绝缘膜541和天线542粘贴的材料形成。粘合剂552可以是例如反应固化型、热固化型、诸如UV固化型等光固化型、或厌氧型。
根据上述过程，完成了ID芯片。通过以上制造方法，可在第二基片551和覆盖件553之间形成总厚度范围在0.3到3μm(通常为约2μm)的超薄集成电路。集成电路的厚度不仅包括半导体元件的厚度，还包括在粘合剂550和粘合剂552之间形成的绝缘膜和层间绝缘膜的厚度。可使ID芯片中的集成电路的长度在一侧上为小于等于5mm(小于等于25mm2的面积)，更佳的是在一侧上的长度范围为0.3mm(0.09mm2)到4mm(16mm2)。
ID芯片的机械强度可通过将集成电路设置成接近于第二基片511和覆盖件553之间的中心来增强。具体地，理想的是控制粘合剂550和552的厚度，以使第二基片551和集成电路厚度方向上的中心之间的距离x满足不等式1，其中d是第二基片551和覆盖件553之间的距离。
不等式1： 1 2 d - 30 &mu;m < x < 1 2 d + 30 &mu;m
更佳的是控制粘合剂550和552的厚度以满足不等式2。
不等式2： 1 2 d - 10 &mu;m < x < 1 2 d + 10 &mu;m
此外，如图19所示，基膜502、第一绝缘膜533、第二层间绝缘膜534或第三层间绝缘膜541的厚度可被调整成使从集成电路中TFT的岛形半导体膜的底表面到基层的底表面的距离(tunder)等于或约等于从岛形半导体膜的底表面到第三层间绝缘膜的顶表面的距离(tover)。当以此方式在集成电路的中心设置岛形半导体膜时，可减轻对半导体层的应力，且可抑制断裂的产生。
尽管在图8B中使用了覆盖件553，但本发明不限于此。可执行仅到图8A所示的过程位置的过程。
尽管该实施方式描述了在具有高耐热性的第一基片500和要通过蚀刻从第一基片剥离的集成电路之间设置了剥离层的示例，但用于制造本发明的ID芯片的方法不限于这一构造。例如，可在集成电路和具有高耐热性的基片之间设置金属氧化膜，并且可通过结晶削弱金属氧化膜，以使集成电路被剥离。或者，可在集成电路和具有高耐热性的基片之间设置由含氢的非晶半导体形成的剥离层，并且可通过激光照射来去除该剥离膜。或者，可通过机械地去除其上形成集成电路的具有高耐热性的基片或通过在使用溶液或气体的同时蚀刻掉基片来从基片上剥离集成电路。
当与基膜502接触的粘合剂550由有机树脂形成以保证ID芯片的柔性的时候，可通过使用氮化硅膜或氮氧化硅膜作为基膜502来防止诸如Na等碱土金属或碱金属从有机树脂扩散到半导体膜中。
当附加了ID芯片的物体具有弯曲的表面，且ID芯片的第二基片551弯曲以具有通过移动锥面、柱面等的母线而绘出的弯曲表面时，理想的是使母线的方向符合TFT 530到532的载流子迁移方向。采用上述结构，可防止第二基片51的弯曲改变TFT 530到532的特性。当集成电路中岛形半导体膜的面积比例为1到30％时，可进一步抑制由于第二基片551的弯曲而引起的TFT 520到532的特性改变。
尽管该实施方式描述了用于在与集成电路相同的基片上形成天线的一个示例，但本发明不限于这一构造。可在稍后将在不同基片上形成的天线和集成电路粘贴在一起以使它们电连接。
通常施加于ID芯片的电波的频率为13.56MHz或2.45GHz，且重要的是将ID芯片形成为使这些频率可被检测到以增强多样性。
本实施方式的ID芯片的优点在于与在半导体基片上形成的ID芯片相比难以阻挡电波，并且可抑制由于电波的阻挡而引起的信号衰减。由于半导体基片在本发明中是不必要的，因此可显著降低制造ID芯片的成本。例如，将直径为12英寸的硅基片与尺寸为730×920mm2的玻璃基片进行比较。硅基片的面积约为73000mm2，而玻璃基片的面积约为672000mm2。因此，玻璃基片约是硅基片的9.2倍。从尺寸约为672000mm2的玻璃基片，当划分基片所消耗的面积可忽略不计时，可获得其每一个都是1mm见方的约672000个ID芯片。ID芯片的数目约为使用硅基片形成的芯片数目的9.2倍。此外，可将ID芯片的大规模生产的商业投资减少至制造使用硅基片的ID芯片的投资的1/3，因为可减少步骤数。此外，在从玻璃基片剥离了集成电路之后，可再次使用该玻璃基片。即使在考虑了补偿损坏的玻璃基片和洗涤玻璃基片的表面所用的所有成本之后，与使用硅基片的情况相比，也可在很大程度上降低成本。即使在不重复使用而设置玻璃基片的情况下，尺寸为730×920mm2的玻璃基片的成本约为直径为12英寸的硅基片的一半。因此，可以理解，可显著地降低ID芯片的成本。
结果，当使用尺寸为730×920mm2的玻璃基片时，可使ID芯片的价格约为在直径为12英寸的硅基片上形成的ID芯片的1/30。由于期望将ID芯片用作可一次性使用的芯片，因此本发明的廉价ID芯片在该应用中是非常有利的。
尽管该实施方式描述了将剥离的集成电路粘贴到柔性基片的示例，但本发明不限于此。例如，可使用玻璃基片上的集成电路作为ID芯片。
[实施例1]
该实施例描述了随机ROM中使用的读出电路的一个示例。图9示出了包括存储单元阵列801和读出电路802的随机ROM的一个示例。注意，图9示出了存储单元阵列801中的存储单元803以及读出电路802中对应于存储单元803的一部分。
读出电路802具有参考存储单元804、差分放大器电路805和锁存电路806。当选中字线807时，由存储单元803通过位线808将电压Vbit提供给差分放大器电路805。另一方面，参考存储单元804输出参考电压Vref，该电压然后被提供给差分放大器电路805。电压Vbit和电压Vref之差在差分放大器805中被放大，且放大的电压被储存在锁存电路806中。
较佳的是参考电压Vref接近于由多个存储单元提供的位线808的电压Vbit的平均值。当它们接近时，存储单元阵列801中的多个存储单元可将所储存的数据以大约1/2的概率设为0或1。例如，当使参考存储单元804中的TFT 801的沟道宽度比存储单元803中的TFT 811的沟道宽度要宽时，可使参考电压Vref更接近于电压Vbit的平均值。
由此，基于参考存储单元804中的TFT 810的阈电压与所选中的存储单元803中的tFT 811的阈电压之差来确定一位数据，并将其储存在锁存电路806中。更精确地，数据不仅是通过存储单元803中的TFT 811的阈电压的变化来确定的，而且还是通过差分放大器805中的TFT的阈电压的变化来确定的。由此，可通过同一制造工艺形成按每一ID芯片来储存唯一数据的随机ROM。
上述随机ROM可通过TFT的典型制造技术并通过与用于制造另一集成电路相同的过程来制造。因此，可降低制造随机ROM的成本，并且该成本可低于制造闪存的情况下的成本。
储存在随机ROM中的数据匹配的概率不总是为0。然而，当考虑到大约128位的容量的时候，例如，可能的随机位数是2128，且因此，可以说数据匹配的概率基本上为0。
当上述随机ROM中的数据用作ID芯片的唯一数据时，不需要设置用于制造掩模ROM的光掩模，并且可用低成本来制造ID芯片。
[实施例2]
参考图10，本实施例描述了不同于图9的随机ROM的结构。尽管图9示出了用于通过将每一存储单元与参考存储单元比较来确定数据的随机ROM，但图10示出了用于通过比较相邻存储单元之间的电压来确定数据的随机ROM。
图10示出了存储单元阵列820中的两个存储单元821和822，以及读出电路823中对应于这两个存储单元821和822的一部分。当选中存储单元阵列820中的存储单元821和822时，将分别与存储单元821和822中的TFT 824和825的阈电压一致的电压提供给对应的位线826和827。读出电路823中的差分放大器电路828放大位线826和827的电压之差，并且将放大的电压差储存在读出电路823中的锁存电路829中。
TFT的特性不仅可根据晶粒界面的位置改变，还可根据其它因素来改变。例如，因素可以是栅绝缘膜的厚度分布或者掺杂的杂质元素的密度分布。当TFT的特性因除晶粒界面的位置之外的因素而改变时，通常发生排列在远位置的TFT具有变化的特性，而排列在近位置的TFT具有相对相似的特性的情况。在这一情况下，图9的构造不是较佳的，因为当考虑整个存储单元阵列时，TFT的特性有规律地变化。然而，在本实施例的随机ROM中，不像图9所示的随机ROM，要比较的存储单元被相邻地排列。因此，每一存储单元中的TFT不易受到取决于存储单元位置的宏观特性变化的影响，而是易于受到取决于晶粒界面位置的特性变化的影响。结果，可获得以较少的特性分布偏差来储存数据的随机ROM。
[实施例3]
为使ID芯片具有足以唯一以便被识别的数据，ID芯片可具有可储存低容量数据的随机ROM。例如，128位的容量足以使随机ROM储存用于识别ID芯片的数据。在低容量随机ROM的情况下，可使用双稳态触发器电路。
图11示出了本实施例中的随机ROM的一个示例。如图11所示，本实施例的随机ROM中的读出电路840具有移位寄存器841和开关元件842。此外，移位寄存器841具有双稳态触发器电路843。
当负载信号选中随机ROM的存储单元阵列844中的开关元件842时，来自存储单元845和846的数据被输入到移位寄存器841。当从存储单元845和846将数据输入到移位寄存器841时，数据根据时钟信号(CLK)串行输出。
更详细地描述移位寄存器841的操作。首先，在断言了负载信号之后，将移位寄存器841的电源电位接地，并且删除储存在双稳态触发器电路843中的数据。同样，通过开关元件842从存储单元845和846向双稳态触发器电路843施加取决于阈电压变化的电压。之后，当解除负载信号的断言时，截止开关元件842以断开双稳态触发器电路842和存储单元845和846。与此并行地，将具有从存储单元845和846提供的电压的数据作为默认值储存在双稳态触发器电路843中。然后，通过输入时钟信号串行地输出储存在双稳态触发器电路843中的唯一数据。
尽管本实施例描述了一个双稳态触发器电路843对应于一对存储单元845和846的示例，但本发明不限于此。例如，多对存储单元可对应于一个双稳态触发器电路843。在这一情况下，可在随机ROM中设置用于选中各对存储元件之一的电路。
[实施例4]
本实施例描述了在不同基片上形成的天线和集成电路电连接的ID芯片的结构。
图12A示出了本实施例的ID芯片的横截面。在图12A中，在第三层间绝缘膜1204上施加粘合剂1203，以覆盖电连接到TFT 1201的配线1202。然后，用粘合剂1203将覆盖件1205粘贴到第三层间绝缘膜1204。
天线1206被形成到覆盖件1205。在该实施例中，通过使用各向异性导电树脂作为粘合剂1203来将天线1206和配线1202电连接。
各向异性导电树脂是导电材料分散在树脂中的材料。树脂可以是，例如，诸如环氧树脂、尿烷树脂或丙烯酸树脂等热可固化树脂；诸如聚乙烯树脂或聚丙烯树脂等热塑性树脂；或硅氧烷树脂。导电材料可以是，例如，诸如聚苯乙烯或环氧树脂等用Ni或Au镀覆的塑料粒子；诸如Ni、Au、Ag或焊料等金属粒子；碳粒子或碳纤维；用Au镀覆的Ni纤维；等等。较佳的是根据天线1206和配线1202之间的距离来确定导电材料的尺寸。
天线1206和配线1202可通过在向各向异性导电树脂施加超声波的同时或照射紫外线以固化各向异性导电树脂的同时加压来固定。
尽管本实施例示出了天线1206和配线1202通过包括各向异性导电树脂的粘合剂1203来电连接的示例，但本发明不限于这一构造。天线1206和配线1202可通过在向其施加压力的同时固定各向异性导电膜而非粘合剂1203来电连接。
尽管本实施例描述了通过将剥离的集成电路粘贴到单独提供的基片而形成的ID芯片的示例，但本发明不限于这一构造。在可承载如集成电路的制造过程中的热处理那样的高温的基片的情况下，不必要将集成电路从基片剥离。例如，玻璃基片上的集成电路可用作ID芯片。图12B是示出在玻璃基片上形成的ID芯片的一个示例。
图12B示出了在作为基片1210的玻璃基片上形成的ID芯片。该ID芯片被形成为使基膜1214与集成电路中使用的基片1210和TFT 1211到1213接触，而不将粘合剂夹在TFT 1211到1213和基片1210之间。
[实施例5]
参考图13A，该实施例描述了当通过对导电膜形成图案与天线一起形成连接到TFT的配线时ID芯片的结构。图13A是本实施例的ID芯片的横截面图。
在图13A中，参考标号1401表示TFT。TFT 1401具有岛形半导体膜1402，岛形半导体膜1402上的栅绝缘膜1403，以及重叠在岛形半导体膜1402上、两者之间夹住栅绝缘膜1403的栅电极1404。TFT 1401由第一层间绝缘膜1405和第二层间绝缘膜1406覆盖。形成于第二层间绝缘膜1406上的配线1407通过第一层间绝缘膜1405和第二层间绝缘膜1406中形成的接触孔连接到岛形半导体膜1402。
天线1408形成于第二层间绝缘膜1406上。配线1407和天线1408可通过在第二层间绝缘膜1406上形成导电膜并对该导电膜形成图案来形成。用于制造ID芯片的工艺的数目可通过将天线1408与配线1407一起形成来减少。
接着，参考图13B描述其中通过对导电膜形成图案来将TFT的栅电极与天线一起形成的另一ID芯片的结构。图13B是根据本实施例的ID芯片的横截面图。
在图13B中，参考标号1411表示TFT。TFT 1411具有岛形半导体膜1412，与岛形半导体膜1412重叠的栅绝缘膜1413，以及与岛形半导体膜1412重叠、两者之间夹住栅绝缘膜1413的栅电极1414。天线1418形成于栅绝缘膜1413上。栅电极1414和天线1418可通过在栅绝缘膜1413上形成导电膜并对该导电膜形成图案来形成。用于制造ID芯片的工艺的数目可通过在形成栅电极1414的同时形成天线1418来减少。
尽管该实施例描述了其中剥离集成电路并粘贴到单独设置的基板的示例，但本发明不限于这一构造。在可耐受诸如集成电路制造过程中的热处理这样的高温的基片的情况下，不必要从基片剥离集成电路。例如，玻璃基片上的集成电路可用作ID芯片。
[实施例6]
本实施例描述了在本发明的ID芯片中使用的TFT的结构的一个示例。
图14A是根据该实施例的TFT的横截面图。参考标号701表示n沟道型TFT，参考标号702表示p沟道型TFT。TFT的结构采用n沟道型TFT作为示例来详细描述。
n沟道型TFT 701具有用作活性层的岛形半导体膜705。岛形半导体膜705具有用作源极区和漏极区的两个杂质区703、夹在两个杂质区703之间的沟道形成区704、以及夹在两个杂质区703和沟道形成区704之间的两个LDD(轻度掺杂漏极)区710。n沟道型TFT 701具有覆盖岛形半导体膜705的栅绝缘膜706、栅电极707以及由绝缘膜形成的两个侧壁708和709。
尽管本实施例中的栅电极707具有两个导电膜707a和707b，但本发明不限于这一构造。栅电极707可由一个导电膜形成，或可由两个或更多的导电膜形成。栅电极707与岛形半导体膜705中的沟道形成区704重叠，在两者之间夹住了栅绝缘膜706。侧壁708和709与岛形半导体膜705中的两个LDD区710重叠，在两者之间夹住栅绝缘膜706。
例如，侧壁708可通过蚀刻厚度为100nm的氧化硅膜来形成，而侧壁709可通过蚀刻厚度为200nm的LTO(低温氧化物)膜来形成。在本实施例中，用作侧壁708的氧化硅膜是通过等离子CVD形成的，而用作侧壁709的LTO膜(此处为氧化硅膜)是通过降压CVD来形成的。尽管氧化硅膜可包含氮，但氮原子的个数应当小于氧原子的个数。
杂质区703和LDD区710可以使在通过将栅电极707用作将n型杂质掺杂到岛形半导体膜705中之后形成侧壁708和709，然后通过使用侧壁708和709作为掩模将n型杂质掺杂到岛形半导体膜705中的方式来形成。
p沟道型TFT 702具有几乎与n沟道型TFT 701相同的结构，不同之处在于岛形半导体膜的结构。p沟道型TFT 702的岛形半导体膜711没有LDD区，而是具有两个杂质区712以及夹在两个杂质区712之间的沟道形成区713。并且，在杂质区712中掺杂p型杂质。尽管图14A示出了其中p沟道型TFT 702没有LDD区的示例，但本发明不限于这一构造。p沟道型TFT 702可具有LDD区。
图14B示出了其中图14A所示的TFT具有侧壁的示例。在图14B中，n沟道型TFT 721具有侧壁728，而p沟道型TFT 722具有侧壁729。侧壁728和729可通过例如蚀刻厚度为100nm的氧化硅膜来形成。在该实施例中，用作侧壁728和729的氧化硅膜是通过等离子CVD法来形成的。尽管氧化硅膜可包含氮，但氮原子的个数应当小于氧原子的个数。
接着，图14C示出了下栅极TFT的结构。参考标号741表示n沟道型TFT，而参考标号742表示p沟道型TFT。下栅极TFt的结构采用n沟道型TFT 741作为示例来详细描述。
在图14C中，n沟道型TFT 741具有岛形半导体膜745。岛形半导体膜745具有用作源极区和漏极区的两个杂质区743、夹在两个杂质区743之间的沟道形成区744、以及夹在两个杂质区743和沟道形成区744之间的两个LDD(轻度掺杂漏极)区750。n沟道型TFT 741具有栅绝缘膜746、栅电极747以及由绝缘膜形成的保护膜748。
栅电极747与岛形半导体膜745中的沟道形成区744重叠，两者之间夹住栅绝缘膜746。栅绝缘膜746是在形成栅电极747之后形成的。岛形半导体膜745是在形成栅绝缘膜746之后形成的。保护膜748与栅绝缘膜746重叠，两者之间夹住沟道形成区744。
保护膜748可通过蚀刻例如厚度为100nm的氧化硅膜来形成。在本实施例中，用作保护膜748的氧化硅膜是通过等离子CVD来形成的。尽管氧化硅膜可包含氮，但氮原子的个数应当小于氧原子的个数。
杂质区743和LDD区750可通过以下方式单独形成。在半导体膜745上形成保护膜748，且在保护膜748上形成抗蚀剂掩模。接着，通过使用抗蚀剂掩模将n型杂质掺杂到岛形半导体膜745中。然后，去除抗蚀剂掩模，并且通过使用保护层748作为掩模将n型杂质掺杂到岛形半导体膜745中。
p沟道型TFT 742具有几乎与n沟道型TFT 741相同的结构，不同之处在于岛形半导体膜的结构。岛形半导体膜751没有LDD区，而是具有两个杂质区752，并且沟道形成区753夹在两个杂质区752之间。在杂质区752中掺杂p型杂质。尽管图14A示出了其中p沟道型TFT 742没有LDD区的示例，但本发明不限于这一构造。p沟道型TFt 742可具有LDD区。
本实施例可与实施例1到5的任一个自由组合。
[实施例7]
本实施例描述了用于从基片剥离ID芯片并将其粘贴到另一基片的方法。
在耐热基片上形成集成电路301和天线302之后，从基片上剥离它们，并通过使用粘合剂304如图15A所示地将它们粘贴到单独设置的基片303上。尽管图15A示出了其中将一组集成电路301和天线302逐个粘贴到基片303的示例，但本发明不限于这一构造。可将多组集成电路301和天线在它们互相连接的时候同时剥离并粘贴到基片303。
接着，如图15B所示，将覆盖件305粘贴到基片303，以将集成电路和天线302夹在两者之间。在粘贴它们之后，对基片303施加粘合剂306以覆盖集成电路301和天线302。通过将覆盖件305粘贴到基片303，获得了图15C所示的状态。在图15C中，为了清楚地说明集成电路301和天线302的位置，将覆盖件305示出为透明的构件，以使集成电路301和天线302可被看见。
接着，如图15D所示，通过根据切割或划线来划分多组集成电路301和天线302来完成ID芯片307。
尽管本实施例示出了其中天线302和集成电路301一起被剥离的示例，但本发明不限于这一构造。天线可事先形成于基片303上，而集成电路301和天线可在将集成电路301粘贴到基片303上时电连接。或者，在将集成电路301粘贴到基片303之后，可粘贴天线以与集成电路301电连接。或者，可事先在覆盖件305山形成天线，并且可在将覆盖件305粘贴到基片303上时将集成电路301和天线电连接。
当基片303和覆盖件305是柔性的时候，可使用向其施加了应力的ID芯片307。根据本发明，施加于ID芯片307的应力可通过使用应力释放膜在某种程度上释放。当设置了多个阻挡膜时，可抑制每一阻挡膜的应力。因此，可防止由于应力或由于碱金属、碱土金属或湿气扩散到半导体膜而使半导体元件的性能受到不利的影响。
注意，形成于玻璃基片上的ID芯片可被称为IDG芯片(识别玻璃芯片)，而形成于柔性基片上的ID芯片可被称为IDF芯片(识别柔性芯片)。
本实施例可与实施例1到6中的任一个自由组合。
[实施例8]
本示例描述了当剥离形成于基片上的多个集成电路时形成的凹槽的形状。图16A是基片603的俯视图。图16B是沿图16A中的线A-A′所取的横截面图。
集成电路602形成于剥离层604上，而剥离层604形成于基片603上。凹槽601形成于相应的集成电路602之间，且深度为使剥离层604可被露出的程度。在本实施例中，并非全部而是部分地划分多个集成电路602。
图16C和16D示出了在通过以使蚀刻气体流到图16A和16B所示的凹槽601的方式蚀刻而去除剥离层604之后的基片。图16C是基片603的俯视图，而图16D是沿图16C的线A-A′所取的横截面图。注意，在从凹槽601到由虚线605所指示的区域的范围内蚀刻剥离层604。如图16C和16D所示，在部分地彼此连接的同时划分多个集成电路602。因此，可防止由于在蚀刻掉剥离层604之后失去支撑而使多个集成电路602移动。
在获得了图16C和16D所示的基片603之后，将附加了粘合剂的卷带粘贴到集成电路602并剥离，以使集成电路602从基片603剥离。然后，在划分剥离的集成电路602之后或之前，将它们粘贴到单独准备的基片。
本实施例示出了用于制造ID芯片的方法的一个示例，且用于制造本发明的ID芯片的方法不限于本实施例所示的方法。
本实施例可与实施例1到7中的任一个自由组合。
[实施例9]
本实施例描述了本发明的ID芯片的应用。
形成于柔性基片上的本发明的ID芯片适用于附加到柔性物体或具有弯曲表面的物体。根据本发明的ID芯片的随机ROM，可防止对附加了ID芯片的物体的伪造。此外，可有效地将本发明的ID芯片应用于其商业价值受到产地、生产商等的较大影响的货物，因为能以低成本来防止产地、生产商等的伪造。
具体地，本发明的ID芯片可被附加到具有物体信息的标签，例如货签、价格标签、铭牌等。或者，该ID芯片本身可用作标签。此外，本发明的ID芯片可被附加到对应于证明真实性的文档的证书，例如家庭登记簿的副本、居留证件、护照、许可证、识别卡、成员资格卡、专家意见的书面声明、信用卡、现金卡、预付卡、病人挂号卡、通勤者的通行证等等。另外，该ID芯片可被附加到对应于显示出私法中的财产权的产权证明的有价证券，例如账单、支票、运费票据、卸货账单、仓库收据、股票、债券、商品折扣券、抵押证明等等。
图17A示出了安装了本发明的ID芯片1302的支票1301的示例。尽管在图17A中ID芯片1302被安装在支票1301内部，但是ID芯片1302可被暴露在外。
图17B示出了安装了本发明的ID芯片1303的护照1304的示例。尽管ID芯片1303被附加到护照1304的封面，但是ID芯片1303可被附加到护照1304的另一页。
图17C示出了安装了本发明的ID芯片1305的商品折扣券1306的示例。芯片1305可被安装在商品折扣券1306的内部或可暴露在其表面上。
由于通过使用具有TFT的集成电路形成的ID芯片是廉价且薄型的，因此本发明的ID芯片适用于最终由消费者来设置ID芯片的应用。尤其是在对仅仅几日元到几十日元的少量金额会极大地影响其总销售的商品使用ID芯片的情况下，具有廉价且薄型的本发明的ID芯片的包装材料是非常有利的。包装材料可以是例如用于包装物体的已成形或可成形支撑介质，诸如塑料包装、塑料瓶、托盘或胶囊等。
图18a示出了其中将要销售的午餐盒1309通过使用安装了本发明的ID芯片1307的包装材料1308来包装的示例。当将午餐盒的价格等记录在ID芯片1307上时，可通过用作读/写器的寄存器来计算出午餐盒1309的账目。
作为另一示例，本发明的ID芯片可被安装到产品的货标，以使产品的分发可通过使用ID芯片来控制。
如图18B所示，本发明的ID芯片1311被安装到诸如其背面有粘性的产品的货标1310等支撑介质。然后，将安装了ID芯片1311的货标1310粘贴到产品1312。可从安装到货标1310的ID芯片1311无线地读取产品1312的识别信息。由此，该ID芯片131使得能够通过产品的分发来容易地控制产品。
当ID芯片1311中集成电路的存储器是其中可进行写的易失性存储器时，可记录产品1312的分发过程。此外，当将生产产品的过程记录在ID芯片1311中时，经销商、零售商和消费者可容易地知道产地、生产商、制造日期、处理方法等。
本实施例可与实施例1到8中的任一个自由组合。

Claims (23)

1.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管；以及
电连接到所述集成电路的天线，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，
其中，所述第一薄膜晶体管是由半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是由半导体膜的第二区形成的，以及
其中，所述第一区的结晶度高于所述第二区。
2.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管；以及
电连接到所述集成电路的天线，
其中，所述集成电路包括：
存储单元；
微处理器；以及
连接端子、用于从由天线输入到所述连接端子的交流信号产生电源电压的整流器电路、用于通过解调所述交流信号形成信号的解调器电路、以及用于通过基于由所述信号从所述存储单元读取的数据控制开关对施加于所述天线的负载进行调制的调制器电路中的至少一个，
其中，所述第一薄膜晶体管是在所述微处理器中形成的，
其中，所述第一薄膜晶体管是从半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是在所述存储单元中形成的，
其中，所述第二薄膜晶体管是从所述半导体膜的第二区形成的，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，以及
其中，所述第一区的结晶度高于所述第二区。
3.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管；以及
电连接到所述集成电路的天线，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，
其中，所述第一薄膜晶体管是从半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是从所述半导体膜的第二区形成的，
其中，所述第一区包括在一个方向上连续生长的晶粒，以及
其中，所述第二区包括直径范围从所述第二薄膜晶体管沟道长度的一半到其沟道长度的三倍的晶粒。
4.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管；以及
连接到所述集成电路的天线，
其中，所述集成电路包括：
存储单元；
微处理器；以及
连接端子、用于从由所述天线输入到所述连接端子的交流信号产生电源电压的整流器电路、用于通过解调所述交流信号形成信号的解调器电路、以及用于通过基于由所述信号从所述存储单元读取的数据控制开关来对施加于所述天线的负载进行调制的调制器电路中的至少一个，
其中，所述第一薄膜晶体管是在所述微处理器中形成的，
其中，所述第一薄膜晶体管是由半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是在所述存储单元中形成的，
其中，所述第二薄膜晶体管是从所述半导体膜的第二区形成的，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，
其中，所述第一区包括在一个方向上连续生长的晶粒，以及
其中，所述第二区包括直径范围在从所述第二薄膜晶体管沟道长度的一半到其沟道长度的三倍的晶粒。
5.如权利要求3和4中的任一项所述的半导体器件，其特征在于：
所述第一薄膜半导体的活性层被排列为使所述的一个方向符合电载流子迁移的方向。
6.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管，以及
电连接到所述集成电路的天线，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，
其中，所述第一薄膜晶体管是从用连续波激光器结晶的半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是从所述半导体膜的第二区形成的，以及
其中，所述第一区的结晶度高于所述第二区。
7.一种半导体器件，包括：
集成电路，包括第一薄膜晶体管和第二薄膜晶体管；以及
连接到所述集成电路的天线，
其中，所述集成电路包括：
存储单元；
微处理器；以及
连接端子、用于从由所述天线输入到所述连接端子的交流信号产生电源电压的整流器电路、用于通过解调所述交流信号形成信号的解调器电路、以及用于通过基于由所述信号从所述存储单元读取的数据控制开关来对施加于所述天线的负载进行调制的调制器电路中的至少一个，
其中，所述第一薄膜晶体管是在所述微处理器中形成的，
其中，所述第一薄膜晶体管是由用连续波激光器结晶的半导体膜的第一区形成的，
其中，所述第二薄膜晶体管是在所述存储单元中形成的，
其中，所述第二薄膜晶体管是从所述半导体膜的第二区形成的，
其中，所述第二薄膜晶体管的源极区和漏极区之一连接到所述第二薄膜晶体管的栅电极，
其中，所述第一区的结晶度高于所述第二区。
8.如权利要求6和7中的任一项所述的半导体器件，其特征在于：
所述第一区包括在所述连续波激光器的扫描方向上连续生长的晶粒。
9.如权利要求8所述的半导体器件，其特征在于：
所述第一薄膜晶体管的活性层被排列为使所述扫描方向符合电载流子迁移的方向。
10.如权利要求6到9中的任一项所述的半导体器件，其特征在于：
所述第二区包括直径范围从所述第二薄膜晶体管沟道长度的一半到其沟道长度的三倍的晶粒。
11.一种用于制造半导体器件的方法，包括：
在第一基片上形成具有非晶结构的半导体膜；
用激光束照射所述半导体膜并在一个方向上扫描，由此在所述半导体膜中形成第一区和第二区；以及
形成包括使用所述半导体膜中的第一区的第一薄膜晶体管的集成电路，以及包括使用所述半导体膜中的第二区的第二薄膜晶体管的存储单元阵列，
其中，所述第一区的结晶度高于所述第二区。
12.如权利要求11所述的用于制造半导体器件的方法，其特征在于，所述集成电路包括：
存储单元；
微处理器；以及
连接端子、整流器电路、解调器电路和调制器电路中的至少一个。
13.如权利要求11所述的用于制造半导体器件的方法，其特征在于：
所述第二薄膜晶体管包括栅电极、源极区和漏极区，以及
所述栅电极电连接到所述源极区和所述漏极区中的一个。
14.如权利要求11所述的用于制造半导体器件的方法，其特征在于，还包括形成天线。
15.如权利要求14所述的用于制造半导体器件的方法，其特征在于：
所述形成集成电路和存储单元阵列的步骤包括形成栅电极的过程，以及
所述形成天线的步骤是与所述形成栅电极的过程同时执行的。
16.如权利要求14所述的用于制造半导体器件的方法，其特征在于：
所述形成集成电路和存储单元阵列的步骤包括形成源电极和漏电极之一的过程，以及
所述形成天线的步骤是与所述形成源电极和漏电极之一的过程同时执行的。
17.如权利要求11所述的用于制造半导体器件的方法，其特征在于，还包括：
在第二基片上形成天线；以及
将所述第一基片附连到所述第二基片，以在所述第一基片和所述第二基片之间夹住所述集成电路、所述存储单元阵列和所述天线。
18.如权利要求11所述的用于制造半导体器件的方法，其特征在于：
所述激光束是连续波激光束，以及
所述第一区包括在所述连续波激光束的扫描方向上连续生长的晶粒。
19.如权利要求11所述的用于制造半导体器件的方法，其特征在于：
所述第一薄膜晶体管的活性层被排列成使所述激光束的扫描方向符合当电流在所述第一晶体管中流动时电载流子在所述活性层中的迁移方向。
20.如权利要求11所述的用于制造半导体器件的方法，其特征在于，还包括：
在形成所述半导体膜之前在所述第一基片上形成基膜；
在形成所述半导体膜之前在所述基膜上形成剥离层；
从所述第一基片剥离所述集成电路和所述存储单元阵列；以及
将剥离的集成电路和存储单元阵列附连到第二基片。
21.如权利要求11所述的用于制造半导体器件的方法，其特征在于：
所述第一基片是从由玻璃基片、石英基片、陶瓷基片和金属基片构成的组中选择的。
22.如权利要求20所述的用于制造半导体器件的方法，其特征在于：
所述第二基片是柔性的，且是从由纸张基片和塑料基片构成的组中选择的。
23.如权利要求20所述的用于制造半导体器件的方法，其特征在于：
所述从第一基片剥离集成电路和存储单元阵列的步骤包括：
在所述集成电路和所述存储单元阵列的周边区域中形成凹槽以使所述基膜通过所述剥离层露出；
使蚀刻气体流入所述凹槽，由此去除所述剥离层。
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