TWI356440B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TWI356440B
TWI356440B TW094105662A TW94105662A TWI356440B TW I356440 B TWI356440 B TW I356440B TW 094105662 A TW094105662 A TW 094105662A TW 94105662 A TW94105662 A TW 94105662A TW I356440 B TWI356440 B TW I356440B
Authority
TW
Taiwan
Prior art keywords
thin film
region
substrate
film transistor
integrated circuit
Prior art date
Application number
TW094105662A
Other languages
English (en)
Other versions
TW200540929A (en
Inventor
Shunpei Yamazaki
Koji Dairiki
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200540929A publication Critical patent/TW200540929A/zh
Application granted granted Critical
Publication of TWI356440B publication Critical patent/TWI356440B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Description

1356440 Π) 九、發明說明 【發明所屬之技術領域】 本發明相關於一種無線通訊之半導體裝置。 【先前技術】 通常稱爲可無線傳送像是識別資料之ID晶片之半導 體裝置之實際應用在各種領域中皆有所進步。且，作爲新 p 的通訊端部之半導體裝置之市場預期將擴大。該ID晶片 亦稱爲無線標籤，RFID (射頻識別）標籤，或是1C標 籤。該具有使用半導體基底而形成天線以及積體電路之1C 晶片正爲實際使用中。 相較於自磁卡以及條碼無線讀取資料，ID晶片之優 點在於所儲存資料不會因爲實體機構（physical means) 讀取時而產生危險以及資料難以變更。且，ID晶片具有 其他之優點，在於ID晶片難以仿製，因爲ID晶片需要相 ^ 對局難度之生產設備，不像磁卡以及條碼。 例如’專利文件1係揭示一種在當丟失安全性或是被 偷時’藉由將1C晶片結合安全性而避免安全上非法使用 以允許在安全上回到合法管理者時在安全上之重救之方 法。 [專利文件]日本專利文件公告號2001-260580 【發明內容】 當ID晶片之僞造以及對於儲存在該id晶片中之資料 -4- (2) 1356440 之非法改變可被更確實避免時，例如，可避免提供具有 ID晶片之僞造物件，且例如可避免生產區、生產者以及 經銷通過等之欺騙。然而，藉由ID晶片之僞造以及資料 之非法改變之進步，避免僞造與欺騙以及抓出此些變得難 以避免。 當在ID晶片中之積體電路包括資料不可改變之非揮 發性記憶體時，ID晶片之僞造相較於使用可重寫入記憶 B 體之情形可更易避免。在不可改變資料之非揮發性記億體 中，例如，可相當容易的應用遮罩式ROM於ID晶片中而 不需複雜之程序。然而，因爲儲存在積體電路中之資料包 括識別號碼等對於ID晶片爲單一者（unique )，對於決 定在使用爲形成遮罩式ROM之光罩中之單一者資料之光 罩被設置，但是成本無法降低。 原則上，因爲ID晶片可做得較磁卡以及條碼爲小， ID晶片之多樣性預期將進一步擴張。然而，雖然ID晶片 φ 預期提供至像是紙或是塑膠之軟性材料於使用，使用爲 ID晶片之基座（base )之半導體基底因爲機械硬度之故因 此軟性材料較差。因此，當ID晶片形成在封裝材料、標 籤、債券（bond)、銀行帳單、安全措施等使用撓性材質 爲支撐介質（medium )上時，會有ID晶片在使用上會損 害之虞，而使ID晶片無法應用在此些中。 ID晶片之機械強度可藉由將ID晶片最小化而提供某 些度之進步。但是最小化ID晶片較不好，因爲其很難確 保電路之空間。當空間不夠時，ID晶片之應用將受限。 -5- (3) 1356440 因此，當形成電路所需之空間被強調時，ID晶片無法最 小化，且機械強度之改進受到限制。 在使用半導體基底而形成ID晶片之情形中，因爲半 導體基底係作爲一導體（conductor)以阻隔電波’因此電 波信號可在其方向上而減弱。 關於此，本發明之目的在提供一種半導體裝置，其可 避免資料之非法改變以及僞造，並減低成本以改進機械強 | 度而不需減小積體電路之電路大小。 本發明之半導體裝置（以ID晶片爲典型）使用一薄 的半導體膜，包括具有高晶性的第一區以及具有較差於該 第一區之晶性的第二區。特別是，需要高速操作之薄膜電 晶體電路係使用第一區而形成，而對於識別ROM之記憶 體元件係使用第二區而形成。 第一區以及第二區可使用如連續波雷射之結晶化而形 成。不像脈衝雷射，連續向掃瞄方向增生之結晶可藉由以 φ 連續波雷射照射半導體膜而形成，並同時在一方向上掃瞄 該雷射光束。 因此，可形成在掃瞄方向延伸之晶粒累積之第一區。 當晶粒累積（每個在掃瞄方向延伸）被使用爲TFT之作用 層時，其可形成具有高均勻性以及具有在跨過載子移動方 向之較少晶粒邊界。 當使用連續波雷射時，第二區係在垂直於掃瞄方向而 形成光束光點之對向端。第二區域具有較差之結晶性，其 較光束光點之中心之晶粒小許多。在本發明中，記憶體元 -6- (4) 1356440 件之特性可藉由大膽形成記憶體元件於具有在由雷射光所 結晶之半導體膜之間的較差結晶性而改變。因爲在記憶體 元件之間之特性的變異係根據結晶性的變異而改變，前者 之變異會隨意產生，儘管當採用相同之配置（layout ), 相同之製造程序。因此’藉由使用在記憶體元件之間的特 性變異爲資料，可形成具有獨特資料儲存其中之非揮發記 憶體。在此說明書中，使用特性變異之ROM之後係稱爲 p 隨機ROM。 該積體電路可形成在基底之上或是在形成於基底之上 後貼附於撓性基底。本發明之ID晶片除了積體電路之外 亦可具有天線。該積體電路可使用由天線所產生之交錯電 壓而操作並藉由調變施加至該天線之交錯電壓而送出一信 號至讀取器/寫入器中。該天線可與該積體電路一起形 成。或者，該天線可與該積體電路分別形成且之後與該積 體電路電連接。該具有天線接合之ID晶片亦稱爲RF (射 φ 頻）晶片。 有一些黏合該積體電路之方法。其中一種係爲將金屬 氧化膜形成於具有高熱阻之基底與積體電路之間，而該積 體電路藉由結晶以及貼合而弱化該金屬氧化物膜以剝除。 另一種.係將剝除層設置於具有高熱阻之基底以及積體電路 之間，而之後該積體電路藉由移除經過蝕刻與貼合之剝除 層而自該基底剝除。另一種係爲將具有積體電路形成其上 之具有高熱阻之硬基底藉由使用溶液或是氣體而機械移除 或是蝕刻，使得硬基底被移除而該積體電路自其剝除並貼 (5) 1356440 合。亦可採用其他之方法。 該電路大小以及記憶體容量可增加使得藉由彼此相貼 合而使得被分別形成之每個基底電路係爲疊層。因爲基底 電路相較於由半導體基底所製造之ID晶片爲薄，該id晶 片之機械強度可被某種程度的保持，儘管多數個積體電路 被疊層。該疊層之積體電路可由像是倒裝片（flip chip ) 方法，TAB (條帶自動接合）方法或是接線接合方法等已 φ 知方法而連接。 因爲該電路結構以及電路配置在本發明之ID晶片之 間係爲相同，因此不必要對每個ID晶片暴露不同之遮罩 ROM之光罩。且，當像是快取記憶體之非揮發性記憶體 (除了遮罩ROM )被製造時，其很難減低成本，因爲製造 '步驟之數目增加。然而，當使用TFT爲隨機ROM之記憶 體元件時，使用爲記憶體元件之TFT可由與使用ID晶片 之其他積體電路中而形成TFT之相同之製程。因此，其可 φ 避免ID晶片之僞造以及資料之非法變換，而避免隨機 ROM之製造成本的增加。 當使用之遮罩ROM，其有識別號碼因爲分析電路佈 局（layout )而被讀取之風險。然而，因爲隨機ROM可由 相同電路結構 '佈局以及製程而形成，其可避免資料以不 同於電讀取資料之其他方法所讀取。 因爲ID晶片之積體電路係以電絕緣TFT而形成，因 此可使用撓性基底。此時，可得到高機械強度而不需將 ID晶片做得像使用半導體基底所形成的一般小。因此， -8- (6) 1356440 其可增加ID晶片之機械強度而不最小化電路大 步擴展ID晶片之多樣性。 因爲本發明之ID晶片之積體電路係以電絕| 形成，寄生二極體不易形成於積體電路以及基底 像使用半導體基底而形成電晶體。因此，不會因 號之電位施加於源極區或是汲極區而有大量電流 區，而很難發生損害（deterioration )或是崩漬 發明之ID晶片有不像由使用半導體基底而形成；^ 般電波被封阻（blocked)之情形，且因此由於電 而使信號衰減之情形可被減低。 【實施方式】 以下實施例模式以及實施例將參考附圖。然 本發明可以許多不同模式而實施，應瞭解本發明 及細節可被改變，除非此改變不離開本發明之範 φ 容。因此，本發明不限於該實施例模式以及實 述。 首先，參考圖1A係描述由連續波雷射而結 體膜之結構。在圖1A中，標號101係表示雷射 點。光點1 0 1係以垂直於光點1 0 1之主軸方向而 圖1 A之白色箭頭所示）。而由光點1 〇 1所結晶 膜根據結晶之差異而具有第一區102以及第二區 在由光點101之中央區所形成之第一區102 體膜可被完全熔化，因爲雷射光束之能量密度爲 小而進一 ! TFT 所 之間，不 爲交錯信 流過汲極 。且，本 .ID晶片 波被封阻 而，因爲 之模式以 圍以及內 施例之描 晶之半導 光束之光 掃瞄（如 之半導體 103 ° 中，半導 高。而該 -9- (7) 1356440 半導體膜完全熔化之區域在半導體膜中連續移動至掃瞄光 束101所掃瞄之方向，而連續增升至掃瞄方向之大結晶晶 塊被形成在此區域中。特別是，具有在掃瞄方向爲10至 30微米以及在垂直於掃瞄方向爲1至5微米之晶粒被形 成。 在由相鄰於光束101之端緣部分所形成之第二區103 中，由於雷射光束之能量密度較低之故而較不易熔化。因 B 此，在該第二區103中，不像該第一區102，該晶粒之位 置與大小不固定，而該晶粒大小係在約0.2至數個微米之 範圍中（微型結晶）。 圖20A以及20B係爲由使用連續波Nd:YV04雷射之 第二調波（harmonic )而結晶化而得之第一區之SEM (掃 瞄電子顯微鏡）影像。圖20A係爲放大1 0000倍之SEM 影像，而圖20B係爲放大30000倍之SEM影像。圖21係 爲放大 3 0000倍之 SEM影像以展示藉由使用連續波 φ Nd:YV04雷射之第二調波而結晶化而得之第二區。在所有 圖20A至21中，樣本係爲具有厚度200nm之非晶矽半導 體’其以75Cm/S之掃瞄速度而照射雷射光，且以Secco 溶液（HF: H20=2: 1，而包括K2Cr207爲額外試劑）， 使得晶粒邊界變得明顯。 圖2 0A以及20B標示該第一區具有於掃瞄方向連續增 長之晶粒。該在第一區之晶粒具有在掃瞄方向爲約1〇至 30微米之寬度’以及在垂直於掃猫方向具有約1至5微米 之寬度。圖21表示在第二區之晶粒具有約〇.2至數個微 -10- (10) 1356440 及隨機存取記憶體ROM。記億體907之數目並不限制爲1 個，而可以超過一個。例如，可使用SRAM、快閃記憶 體、ROM、FRAM (註冊商標）。 來自讀取機/寫入機而作爲電波之信號藉由電磁感應 而在天線線圈902中被轉換爲交替電信號。該解調變電路 909將該交替電信號解調變並而將之送入至下一級之微處 理器906。該校正電路905藉由使用交替電信號而產生電 p 力供應電壓並將之送入至下一級之微處理器9 06。 該微處理器906根據輸入信號而執行各種數學處理。 該記憶體907不僅儲存程式資料以及使用在微處理器906 中之資料，且作爲數學處理之工作場所。 該ID晶片之獨特資料係儲存在隨機存取記憶體 ROM910中。當由位址所指定之信號自該爲微處理器906 而被送入至隨機存取記憶體ROM9 10時，該隨機存取記憶 體ROM9 1 0可讀取在所指定位址之記憶體格中所儲存之資 φ 料並將之送入至該微處理器906。 之後，當調變電路904自該微處理器906處接收資料 時，調變電路904可控制該開關908以根據該資料而增加 對於該天線線圈902之負載調變。該讀取器/寫入器可藉 由電磁波而接收增加至該天線線圏902之負載調變以自該 微處理器而讀取資料。 本發明之ID晶片並不一定要有天線900。當ID晶片 不具有天線900時，可提供用以電連接天線900之連接端 部。 -13- (12) 1356440 注意，除了隨機存取記憶體R〇M之所有電路403不 —定需要形成於第一區401。例如’需要高速操作之電路 以及半導體元件之特性變異需要減少之電路可設置於第一 區401而其他電路可在第二區4〇2中形成》 雖然隨機存取記憶體ROM之讀取電路404以及解碼 器405係建構在圖4之第一區401中，本發明並不限於該 建構。該讀取電路4 04或是解碼器405可建構在具有記憶 p 體格陣列406之第二區402中。 接著，本發明製造ID晶片之方法將詳述於後。雖然 此實施例模式係描述電隔離TFT爲半導體元件之例子，但 是積體電路之半導體元件並不限於此，而可使用任何種類 之電路元件。例如，一般係爲記錄元件、二極體、光電轉 換元件、電子元件、線圈、電容元件、或是電感器。 如圖5 A所示，剝除層5 0 1係藉由濺射而形成在熱阻 基底（第一基底）500之上。以硼矽酸鋇玻璃或是硼矽酸 φ 鋁玻璃、石英基底、陶瓷基底等之玻璃基底而製作第一基 底500。且，包括SUS基底之金屬基底或是具有絕緣膜形 成在其表面上之半導體基底可被使用。雖然像是塑膠基底 之撓性基底在熱阻上較上述基底爲差，但是撓性基底在當 基底在製程時可抵抗熱時亦可使用。 該剝除層50 1可由像是非晶矽、多晶矽 '單晶矽或是 微晶矽（包括半非晶矽）之係爲基礎之層而形成。該剝除 層501可由濺射、降壓CVD、電漿CVD等而形成。在此 實施例模式中，剝除層501可由減壓CVD而以約50nm厚 -15- (13) 1356440 度而形成非晶矽。剝除層501之材質並不限於矽，而可選 擇性蝕刻之材質可使用。最好該非晶矽之剝除層501具有 50至6Onm之厚度》當剝除層501係由半非晶矽而形成 時，其可以30至50nm之厚度而形成。 接著，基膜5 02係形成剝除層501之上。該基膜502 經提供以避免在第一基底500中像是Na之鹼土金屬或是 鹼金屬擴散至半導體膜。該鹼土金屬以及鹼金屬在當半導 φ 體中時會對於像是TFT之半導體元件之特性有不好的影 響。提供基膜502之另一個目的係在以下剝除該半導體元 件的步驟中而保護半導體元件。該基膜502可以是單絕緣 膜或是可包括多數個絕緣膜。於是，.該基膜502係由像是 氧化矽、氮化矽、或是氧化氮矽等可抑制鹼金屬或是鹼土 金屬滲透至半導體膜之絕緣材質所構成。 在此實施例模式中，該基膜5〇2係由疊層以下而構 成：具有lOOnm厚度之SiON膜、具有50nm厚度之SiNO φ 膜、以及l〇〇nm大小之厚度之SiON膜。然而，該疊層膜 之材質、厚度、以及數目並不限於此。例如，可藉由快轉 (spin)覆蓋、切開覆蓋物方法、液滴射出方法等而形成 除了 SiON最下層膜之最下層之外的具有0.5至3微米厚 度之矽氧烷樹脂。氮化矽膜（SiNx，Si3N4等）可除了 SiNO膜之外而被使用，其係爲中層。而Si02膜可除了 SiON膜之外而被使用，其係爲上層。每個膜之厚度最好 係在〇.〇5至3微米，而該厚度可在此範圍內而被自由選 擇。 -16- (14) 1356440 或者，基膜502之最下層（其係最接近剝除層501 可以是SiON膜或是Si02膜，該中層可由矽氧烷樹脂所 成，’而上層可由Si02膜所形成。 該氧化矽膜可由使用SiH4/02，TEOS (四基羥乙基 烷）/〇2或類似者而以熱CVD電漿DVD —般壓力CVD 壓ECRCVD或類似者而形成氧化矽膜。該氮化矽膜可由 漿CVD並使用SiH4/N20之混合氣體而形成。 p 接著，半導體膜503可在基膜502之上而形成。最 在形成基膜5 02之後而不將之暴露於空氣中而形成該基 502。該半導體膜503可具有由20至200nm (最好係爲 至170nm且更好係爲50至150nm)之厚度。該半導體 5 0 3可以爲非晶矽半導體，半非晶矽半導體、或是多晶 半導體。該半導體可以爲矽或是矽化鍺。在使用矽化 時，鍺之密度最好係爲〇.〇1至4.5原子百分比。 該非晶矽半導體可由白熱釋出以分解矽化氣體而得 φ —般係以 SiH4，Si2H6等爲一般之矽化氣體。此矽化氣 可使用氫氣或是氫與氦而稀釋。 該半非晶矽半導體具有介於非晶矽以及晶矽之間的 性（該晶矽半導體包括單晶矽半導體以及多晶矽半 體），並具有一第三狀態，其在自由能量上爲穩定。且 該半非晶矽半導體包括具有小範圍以及晶格失真之結晶 域。該半非晶矽半導體具有寬度在0.5至20nm之晶粒 且係在非單晶矽半導體膜中擴散，而該拉曼（ram an ) 譜位移至較520cπΓ1。根據X射線賀，而觀察得Si ) 形 矽 編 電 好 膜 40 膜 矽 鍺 〇 體 特 導 區 光 之 -17- (15) 1356440 (110)與（220)之繞射峰》關於擺盪鍵之終止劑，係 入至少1原子百分比或是更多的氫氣或是鹵素。此種半 體在此處爲方便而稱爲半非晶矽半導體（S AS )。且， 有較高穩定度之精細半非晶矽半導體可藉由促進晶格扭 而得，以使貴重金屬元素（像是氦、癌、氪或氖）被 入。 該SAS可藉由白熱釋出以分解矽化物氣體而得。一 矽化物可爲SiH4。外，可使用Si2H6，SiH2Cl2，SiHCl3 SiCl4，SiF4等。進一步，當矽化物氣體以氫氣或是以氫 與選擇自以氦、瘂、氪或氖之多數個貴重金屬所組成之 合氣體而稀釋時，可輕易形成該半導體非晶矽半導體》 稀釋比例最好係爲2至1 000倍。且，像是CH4或是C2 之碳化物氣體，像是GeH4或是GeF4，F2等之鍺氣體可 和至矽化物氣體使得能量鍵結寬度在1 .5至2.4eV或是 0,9至1 . 1 eV之範圍。 例如，當TFT以藉由將H2稀釋SiH4氣體或是以 稀釋 SiH4氣體而製造之半非晶矽半導體所形成時， TFT可具有0.35V/sec或更小之子起始係數（S値）， 般而言係在0.09至 〇.25V/sec之範圍，而移動率係 10cm2。當此由該半非晶矽半導體所形成之TFT經使用 形成19級環狀振盪器時，其可得到1至100MHz或更 之脈衝重複率（在功率供應電壓在3至5V下）。且， 電壓在3至5V之下，延遲時間係爲26ns或更小，最好 0.26nm或是更小（每一反向器）。 加 導 具 曲 加 般 » 氣 混 該 H6 很 自 f2 該 在 而 多 在 爲 -18- (16) (16)1356440 之後，如圖5A所示’該半導體膜503係使用雷射而 結晶。且’使用雷射之該結晶方法可與使用催化劑元素之 結晶方法結合。 在雷射結晶之前’最好執行500 t熱退火1小時以增 加該半導體膜對於該雷射之阻抗。之後，該半導體膜以具 有連續波固態雷射之基礎波的第二至第四諧振之任何一個 的雷射光束而照射。因此’可得到具有大晶粒大小之結 晶。例如，一般而言，最好使用Nd: YV04雷射（基礎波 1064nm)之第—諧振（ 532nm)或是第三諧振 ( 355nm)。特別是，該射出自連續波YV〇4雷射之基礎 波藉由非線性光學元件而賺換爲具有10W功率之諧振。 最好將該雷射光束經由光學系統而在照射表面上成形爲矩 形或是橢圓形。該雷射光束需要具有約 〇.〇1至 100MW/cm2之能量密度（最好係自〇. 1至l〇MW/Cm2 ) » 該掃猫速度係設定在約10至2000cm/s之範圍。 該雷射可以是已知的連續波氣體雷射或是固態雷射。 關於該氣體雷射，其係爲Ar雷射、Kr雷射等。關於該固 態雷射，其爲使用像是GdV04雷射、YAG雷射、YV04雷 射、YLF雷射、Yal〇3雷射、玻璃雷射、紅玉色雷射、紫 翠玉色雷射或是Ti:藍寶石雷射之單結晶之雷射。該固態 雷射亦包括使用像是Y203雷射之多結晶之陶瓷雷射。 且，可採用脈衝雷射。此時，該脈衝重複率係設在 10MHz或是更多。此重複速率較一般使用之脈衝雷射相較 爲極高，其係爲數十至數百Hz。其可能花去數十至數百 -19- (17) 1356440 毫微秒以在將該半導體膜照射該脈衝雷射光束之後而完全 將該半導體膜固化。當該脈衝雷射光束具有10MHz或是 更多之重複率時，其可在該半導體膜已知前之脈衝雷射光 束所熔化之後以及在固化該半導體膜之前而照射該脈衝雷 射光束。因此，介於固態以及液態之間之介面在該半導體 膜中可被連續移除，而形成朝向掃瞄方向而連續增長之晶 粒之半導體膜。特別是，其可形成晶粒之累積，每個該晶 | 粒具有在掃瞄方向爲10至30微米之寬度以及在垂直於該 掃瞄方向爲約1至5微米之寬度。其亦藉由形成延伸於掃 瞄方向形成晶粒而形成一幾乎不具有晶粒於至少TFT之通 道長度方向之半導體膜，其該結晶軸係約被導引至一方 向。 具有較高結晶之半導體膜係由上述雷射照射而形成。 該半導體膜包括由光點之中央區所形成之第一區5 04以及 由相鄰於光點之端緣之區域所形成之第二區505。該第一 φ 區5 04包括具有在掃瞄方向爲1〇至30微米寬度之結晶晶 粒，以及在垂直於該掃瞄方向爲1至5微米之寬度之晶 粒。另一方面’該第二區505具有0,2至數個微米之晶粒 大小之微晶粒，其位置以及大小爲任意。 接著，如圖5B所示，在該結晶半導體膜之第一區 504以及第二區505被圖樣化使得該第—區504變成島狀 半導體膜506與507，而該第二區505變成島狀半導體膜 508。之後，該閘極絕緣膜5 09經形成以覆蓋該島狀半導 體膜506至508。該閘極絕緣膜509可爲單層或是多層， -20- (23) 1356440 間絕緣膜5 3 3可藉由捲動覆蓋、浸染（dipping)、噴灑覆 蓋、液滴釋出方法（噴墨方法）、印刷（螢幕印刷、偏移 印刷或類似者）、手術刀、捲動覆蓋器、窗簾覆蓋器 (curtain coater)、刀覆蓋器或類似者而形成。且’該第 —層間絕緣膜533可由疊層上述絕緣膜而形成。 在此實施例模式中，第二層間絕緣膜53 4係覆蓋在第 一層間絕緣膜5 33之上。該第二層間絕緣膜534可由包括 B 碳之膜而形成，像是DLC (類似鑽石之碳）或是CN (氮 化碳）、氧化矽、氮化矽、或是電漿DVD或大氣壓例電 漿CVD或類似者之氧化氮矽。且，第二層間絕緣膜534 可由矽氧烷樹脂或是光敏感或非光敏感又一材質形成，像 是聚醯亞胺、丙烯酸、聚醯胺、抗蝕劑、或是苯環。 塡入物（filler)可混入至第一層間絕緣膜5 33或是 第二層間絕緣膜534，以避免由於介於用以構成之後形成 之接線與第一層間絕緣膜533或是第二層間絕緣膜534之 φ 間之熱膨脹差異所造成之壓力而產生對於第一層間絕緣膜 5 3 3以及第二層間絕緣膜534之剝除或是損害》 接著，如圖 6D所示，接觸孔經由第一層間絕緣膜 533以及第二層間絕緣膜534而形成，且與TFT53 0至532 接觸之接線53 5至53 9被形成。雖然係使用CHF3以及He 之混合氣體爲用以形成接觸孔之蝕刻氣體，但是本發明並 不限於此。在此實施例模式中，接線53 5至5 39包括藉由 以濺射或是將之圖樣化而自該基底側而依序疊層Ti，
TiN，Al-Si，Ti 以及 TiN。 -26- (24) 1356440 藉由混合Si至A1，其在熱焙抗蝕劑以圖樣化該接線 時避免小丘。可適當以0.5%混合Cu。當Al-Si層以Ti或 是TiN夾疊時，可進一步改進對於小丘之阻抗。圖樣時， 最好使用以SiON或是類似者所形成之硬遮罩。該接線之 材質以及製程並不限於上述，而可使用上述材質爲閘極。 注意，該接線535以及53 6係連接至η通道TFT530 之高密度雜質區527，接線53 6以及5 3 7係連接至ρ通道 Β 531之高密度雜質區520，而接線538以及539係連接至η 通道TFT532之高密度雜質區528。該接線539亦連接至η 通道TFT532之閘極512。該η通道TFT53 2可使用爲隨機 存取記憶體ROM之記憶體元件。 接著，第三層間絕緣膜54 1形成在第二層間絕緣膜 5 34之整個表面以覆蓋該接線5 3 5至5 3 9。該第三層間絕 緣膜541係經形成爲具有一開口使得接線5 3 5被部分暴 露。該第三層間絕緣膜5 4 1可以在第一層間絕緣膜5 3 3中 φ 所述之材質而形成。 接著，在第三層間絕緣膜54 1上形成天線542。該天 線可有具有一個或是多個以下金屬或是金屬元素：Ag， Cu，Pd，Cr，Mo，Ti，Ta，W，A1，Fe，Co，Zn，Son， 或是Ni之導電材質所製。該天線5 42係連接至該接線 5 3 5。雖然天線542係直接連接至接線535 (圖6E )，本 發明之ID晶片並不限於此。例如，天線5 42可藉由使用 分別形成之接線而電連接至接線5 3 5。 該天線可由印刷方法、微影術方法、蒸氣方法、液滴 -27- (25) 1356440 射出法或類似者而形成。在此實施例，天: 電膜而形成。然而，天線542可由疊層多 成。例如，天線542可由已無電極板化（ 蓋有Cu之Ni接線而形成。 該液滴釋出法係爲藉由自小噴嘴釋出 液滴而形成預設圖樣之方法。該噴墨法在 出法之例子。另一方面，印刷法包括螢幕 φ 刷法以及類似者。當採用印刷法或是液滴 542可在不使用遮罩下而在暴露中形成。 法或是液滴釋出法時，不像微影術，可省 之材質。且，因爲不需要用爲暴露之昂貴 造ID晶片之成本。 當使用液滴釋出法或是印刷法，例如 Ag之Cu之導電離子。當天線542以液 時，其可執行改進天線黏著於第三層間絕 φ 上之製程。 有許多方法可改進黏著性。一個係爲 化作用而將導電膜或是絕緣膜之黏著性之 合物黏接至第三層間絕緣膜54 1之表面。 具有對於導電膜或是是絕緣膜具有高黏著 屬化合物黏接至第三絕緣膜541之表面。 器環境或是氫化環境下對於第三層間絕緣 處理以修飾該表面。對於過爲對於導電膜 黏著性之金屬，可使用鈦、氧化鈦、3d 康542係由單導 數個導電膜而形 plating )而以覆 包括預設成分之 此係作爲液滴釋 印刷法，偏移印 釋出法，該天線 且，當.採用印刷 去將被蝕刻移除 遮罩，可減低製 ，可使用覆蓋有 滴釋出法而形成 緣膜541之表面 將可改進由於催 金屬或是金屬化 另一方法係爲將 性的金少或是金 另一係爲對價踏 膜5 4 1執行電漿 或是絕緣膜有筒 暫態元素（像是 -28- (26) (26)1356440
Sc，V，Cr，Μη，Fe，Co，Ni，Cu，或是 Zn) '或是類 似者。關於上述金屬化合物，可使用氧化物、氮化物、氮 氧化物或類似者。關於該有機絕緣膜，例如可使用聚醯亞 胺、矽氧烷樹脂或是類似者。 當接合於第三層間絕緣膜541之金屬化合物被導電 時，片電阻（sheet resistance)需要被最佳化使得對於天 線之一般操作不會被中斷。特別是，導電金屬或是金屬化 合物之平均厚度可以在1至l〇nm之範圍。且，該金屬或 是金屬化合物可藉由氧化而部分絕緣或是全部絕緣。進一 步，接合至不需要黏接之區域之金屬或是金屬化合物可藉 由液滴釋出方法、印刷方法、或是單膠（sol-gel )方法， 而非將在黏接該金屬或是金屬化合物於整個基底之後蝕刻 該金屬或是金屬化合物而選擇性的只黏接至部分區域。該 金屬或是金屬化合物不需要在第三層間絕緣膜541之表面 上被全部連續之膜，而可在某個程度上爲分散。 之後，如圖7A所示，價形成天線542之後，保護層 545係形層在第三層間絕緣膜541之上，以覆蓋該天線 5 42。該保護層545係由可在當之後蝕刻移除該剝除層501 可保護該天線之材質所形成。例如，該保護層545可由施 加一環氧樹脂、丙烯酸樹脂或是水溶性矽樹脂或是酒精於 整個基底表面之材質所製。 在此實施例模式中，保護層5 45係由以下而形成：施 加 30微米以捲動覆蓋之水溶性樹脂（VL-WSHL10，由 Toagosei有限公司所製），會了試驗性的硬化樹脂而執行 -29- (27) 1356440 2分中之暴露，而之後自基底之後側照設置該樹脂2.5分 鐘並自基底之上側照射10分鐘（總和爲12_5分鐘），以 完全硬化該樹脂。此時當多數個有機樹脂材質被疊層時， 黏接性會太高或者該有機樹脂材質會與所使用試劑部分熔 化（當被施加或是熱焙時）。因此，當第三層間絕緣膜 541以及保護膜545以可溶解在相同試劑之有機樹脂而形 成時，其最好形成一無機絕緣樹脂（SiNx膜，SiNx〇y膜， p A1NX膜或是AlNxOy膜）於第三層間絕緣膜541之上使得 保護層5 45在以下製程中被平順移除。 接著，在圖7B中，溝槽546經形成以分割該ID晶 片。該溝槽546具有一深度以暴露該剝除膜501。該溝槽 546可由切塊或是畫線該層而形成。注意，該溝槽546不 需要被形成，當其不需要在形成於第一基底上之ID晶片 分割時。 接著，如圖7C所示，將剝除層501蝕刻掉。在此實 φ 施例中，係使用氟化氦爲蝕刻氣體而自溝槽導入。在此實 施例模式中，C1F3(三氟化氯）係在以下條件而使用：溫度 爲3 5 0°C，流率爲3 00SCCm，而壓力爲6Τ〇ΓΓ，而蝕刻時間 爲3小時。且，將氮氣混合至該C1F3氣體中。該剝除膜 5〇1可使用像是C1F3之氟化氦而被選擇性的蝕刻，使得該 TFT5 3 0至53 2可自該第一基底而剝除。該氟化氦可爲氣 體或是液體。 接著，如圖8A所示，該剝除之TFT5 3 0至5 3 2以及 天線542使用黏接試劑5 5 0而第二基底55 1。該黏接試劑 -30- (28) 1356440 550係由可貼合該第二基底551以及基膜5 02之材質而形 成。該黏接試劑5 50可以例如爲反應硬化式、熱硬化式、 光硬化式（像是UV硬化式）或是厭氧微生物式。 第二基底551可由像是紙或是塑膠之撓性有機材質而 形成。且，撓性無機材質亦可使用爲第二基底551。該塑 膠基底可由ARTON (由JSR所製）形成，包括具有極性 群組之聚原冰片烯。且，可使用聚合物，像是聚對酞酸伸 B 乙酯（PET)、聚醚硕（PES)、聚萘二甲酸伸乙酯（PEN)、聚 碳酸酯（PC)、耐龍聚醚醚酮（PEEK)、聚碾（PSF)、聚醚亞 胺（PEI)、聚丙烯酸酯（PAR)、聚對酞酸仲丁酯（PBT)、聚 亞胺、丙烯腈-丁二烯-苯乙烯樹脂、聚氯乙烯、聚丙烯、 聚乙酸乙酯、丙烯酸系樹脂或類似者。最好該第二基底 55 1具有約2至30W/mK之高導電性以將熱於該基底電路 中擴散。 如圖8B所示，在移除該保護層545之後，黏接試劑 φ 552被施加於該第三層間絕緣膜541之上以覆蓋該天線 542而之後天上該覆蓋構件553。對於該覆蓋構件553，可 使用像是紙或是塑膠之撓性有機材質（如第二基底 551)。該黏接試劑552之厚度範圍爲1〇至200微米。 該黏接試劑552係有可黏接該覆蓋構件553與第三層 間絕緣膜541以及天線542之材質所形成。該黏接試劑 552可例如爲反應硬化式、熱硬化式、光硬化式（像是 UV硬化式）或是厭氧微生物式。 根據上述製程，該ID晶片完成。經由上述製造方 -31 - (29) 1356440 法，可在第二基底551以及覆蓋構件553之間形成一般約 2微米之總後在0.2至3微米範圍之極薄基底電路。該基 底電路之厚度不只爲半導體元件之厚度且包括在黏接試劑 5 5 0以及黏接試劑5 5 2之間形成之絕緣膜以及層間絕緣膜 之厚度。該在ID晶片之積體電路可形成具有長度爲5mm 或是更小於側邊（25mm2平方量測或是更小），最好係在 0.3mm ( 〇.〇9mm2)至 4mm ( 16mm2)於側邊之範圍內。
該ID晶片之機械強度可藉由將積體電路設置於更接 近於介於第二基底511以及覆蓋構件55 3之間而增強。特 別是，其可控制黏接試劑550以及5 52之厚度使得介於第 二基底551以及在基底電路之厚度方向之中心之間的距離 X滿足不等式1，其中d係爲介於第二基底551以及覆蓋 構件5 5 3之間的距離。 不等式1: y d - 3{)μιη <x < —d +30yum # 最好爲了控制黏接試劑5 50以及5 5 2之厚度要滿足不 等式2。 1 1 不等式2 : - < X < + 且，如圖19所示，可調整基膜5 02、第一絕緣膜 5 3 3、第二層間絕緣膜534或是第三層間絕緣膜541之厚 度使得與積體電路中TFT之島狀半導體膜之抵表面至基膜 之底表面之距離（tunder)爲等於或是約等於自島狀半導 體膜之底表面至第三層間絕緣膜之上表面之間的距離 -32- (30) 1356440 (tover)。當島狀半導體膜設以此方式而設置於該基底電 路之中心時，可減輕對於該半導體層之壓力，而減少壓碎 之產生。 雖然圖8B係使用覆蓋構件553，本發明並不限於 此。可執行至圖8A之程序。 雖然此實施例模式係描述將剝除層設置在具有高抗熱 之基底500以及將經由蝕刻而自第一基底剝除之積體電路 | 之間，但是本發明之ID晶片製造方法並不限於此。例 如，氧化金屬膜可設置在積體電路以及具有高抗熱之基底 之間，而氧化金屬膜可藉由結晶而被弱化’以使該積體電 路被剝除。或者，由包括氫氣之非晶矽半導體所形成之剝 除層可設置在積體電路以及具有高抗熱之基底之間’而該 剝除膜可藉由雷射照射而移除。或者，該積體電路可藉由 將具有高抗熱之基底與形成其上之積體電路予以機械移除 而自基底移除，或是藉由在使用溶液或是氣體而蝕刻該基 ❿ 底。 當與基膜502接觸之黏接試劑5 50係以有機樹脂而形 成以確保ID晶片之可撓性，可使用氮化矽膜或是氧化氮 矽膜爲基膜502而避免像是Na之鹼土金屬或是鹼金屬滲 透至該半導體膜。 當與ID晶片接合之物件具有彎曲表面且ID晶片之第 二基底55 1彎曲而具有彎曲表面（藉由移動控制表面、圓 柱表面或類似者而得），其最好係遵照至載子移動之 TFT53 0至532之方向之產生線之方向。藉由上述結構， -33- (31) 1356440 其可避免第二基底551之彎曲改變了 TFT5 3 0至5 32之特 性。當在積體電路中之島狀半導體膜之區域之比例爲1至 30%時，其可進一步減低由於第二基底551之彎曲所造成 TFT530至532之特性之改變。 雖然此實施例係在積體電路表面形成天線之例子，但 是本發明並不限於此。該天線以及形成在不同基底上之積 體電路可在之後貼合至其他個上以使之電連接。 B 施加至 ID 晶片之電波頻率爲 13.56MHz或是 2.4 5 GHz，且其對於形成ID晶片係爲重要，使得此些頻率 可被偵測而增進該可變性。 此實施例模式之ID晶片具有以下優點：相較於形成 在半導體基底上之ID晶片該電波較不易被阻擋，以及由 於電波阻擋所造成信號衰減可被壓抑。因爲半導體基底在 本發明係爲不需要，可大大減少ID晶片之製造成本。例 如，具有12英吋直徑之矽基底與具有730x920mm大小之 φ 玻璃基底。該矽基底具有約73000mm2之區域，而玻璃基 底具有約672000mm2之區域。因此，該玻璃基底約9.2倍 大於該矽基底。由具有約672000mm2大小之玻璃基底，當 忽略分割該基底所消耗之區域，可得到每個爲1 mm平方 的約672000個ID晶片。該ID晶片之數爲較使用矽基底 所形成者的約9.2倍。且，相較於使用矽基底而製造ID 晶片，可減少約1/3之大量製造之商業投資，因爲步驟數 目被減少。且，在自該玻璃基底剝除該積體電路之後，可 再次使用該玻璃基底。儘管在考慮補償受損玻璃基底以及 -34- (32) 1356440 淸洗玻璃基底之表面之所有成本，相較於使用玻璃基底其 成本可大大減少。儘管當玻璃基底係不被重複使用，具有 大小爲73 0x92 0 mm2之玻璃基底之成本係約爲具有大小爲 12英吋之矽基底之一半。因此，應知可大大減少ID晶片 之成本。 結果，當使用具有大小爲730x920mm2之玻璃基底 時，ID晶片之價格係約爲在具有12英吋直徑之矽基底者 的約1/30。因爲ID晶片係預期爲使用爲丟棄晶片，在此 領域中本發明之廉價ID晶片具有優勢。 雖然此實施例模式係描述將剝除積體電路貼合至撓性 基底上之例子，但是本發明並不限於此。例如，可使用在 玻璃基底上之積體電路爲ID晶片。 [實施例1] 此實施例係描述使用在隨機存取記憶體ROM之讀出 φ 電路。圖9展示包括記億體格陣列801以及讀出電路802 之隨機存取記憶體ROM。注意，圖9展示在記憶體格陣列 801中的一個記憶體格803以及對應於該記億體格803之 讀出電路之部分。 該讀出電路802具有參考記億體格804、差動放大器 電路8 0 5、以及閂鎖電路806。當選擇一字元線807，電壓 Vbit經由位元線8 08由記憶體格8 03而被送入至差動放大 器電路8 0 5。另一方面，參考記憶體格804輸出一參考電 壓Vref，其係之後被送入至該差動放大器電路80 5。該介 -35- (33) (33)1356440 於電壓Vbit&及電壓Vref之差在差動放大器電路805中被 放大，而該所放大之電壓被儲存在閂鎖電路806中。 最好在參考電壓Vref係接近於由多數個記憶體格所提 供之位元線80 8之Vb it之平均値。當其爲接近時，在記憶 體格陣列801中之多數個記憶體格以機率約1/2而設定儲 存資料爲〇或1。例如，當在參考記億體格804中之 TFT810之通道寬度係較記憶體格803之TFT811之通道寬 度爲寬時，該參考電壓Vref可較接近電壓vbit之平均値。 因此，資料之一個位元係根據介於在參考記憶體格 8 04之起始電壓以及在所選擇記憶體格803之TFT之起始 電壓之差而決定，並儲存在閂鎖電路806。特別是，該資 料不只是由記憶體格803之TFT811之起始電壓之變異所 決定，且係由在差動放大器電路805中之TFT之起始電壓 所決定。因此，儲存每個ID晶片之獨特資料之隨機存取 記億體ROM可由相同製程而形成。 上述隨機存取記憶體ROM可由與製造其他積體電路 相同之製程之一般TFT製造技術而製造。因此，可壓低隨 機存取記憶體ROM之製造成本，而可較製造快閃記億體 之成本爲低。 儲存在隨機存取記憶體ROM之資料吻合之機率並非 始終爲〇。然而，當考慮約128位元之容量時，可能之隨 機存取記憶體位數係爲2128，而因此其可說資料吻合之機 率實質爲〇。
當在上述隨機存取記憶體ROM中之資料係使用爲ID -36- (34) 1356440 晶片之獨特資料時，不需要丟棄製造該遮罩ROM之光 罩，而可以低成本製造ID晶片》 [實施例2] 參考圖10，此實施例描述與圖9不同之隨機存取記憶 體ROM之結構。圖9係展示以比較每個記億體格與該參 考記憶體格之資料的隨機存取記憶體ROM，圖1 0係展示 以比較介於相鄰記憶體格而決定資料之隨機存取記億體 _ ROM。 圖10展示在記憶體格陣列820中之兩個記憶體格821 .以及8 22，以及對應於該記憶體格821以及822之讀出電 路823之部分。當在記憶體格陣列820中之記憶體格821 與8 22被選擇時，個別根據在記憶體格821以及822之 TFT824與82 5之起始電壓之電壓被送入至對應之位元線 82 6以及8U。在讀出電路823中之差動放大器電路828 將介於位元線826與827之電壓差予以放大，而電壓差之 φ 放大被儲存在讀出電路823中之閂鎖電路829。 TFT之特性不只根據晶粒邊界之位置並根據其他因素 而變化。例如，該因此可爲閘極絕緣膜之厚度分佈，或是 摻雜雜質元素之密度分佈。當TFT之特性因爲非爲晶粒邊 界位置之因素而變異時，其通常發生建構在較遠位置之 TFT具有各種特性，雖然建構在較進位置之TFT也有相對 類似之特性。此時，圖9之建構較差，因爲TFT之特性功 率變化，當考慮整個記憶體格陣列。然而，在此實施例中 隨機存取記憶體 ROM，不像圖9之隨機存取記憶體 -37- (35) 1356440 ROM，該被比較之記億體格係相鄰設置。因此，在每個記 憶體格之TFT並不容易受到因爲記憶體格位置之特性巨型 (macro )變異而影響，而會受到因爲晶粒便界之位置之 特性變異之影響。結果，可得到較少特性分佈偏差之資料 之隨機存取記憶體ROM。 [實施例3] p 爲了使ID晶片具有夠獨特以被辨識之資料，該ID晶 片具有可儲存低容量資料之隨機存取記憶體ROM。例如， 128位元容量對於用以儲存來辨識ID晶片之資料之隨機存 取記憶體ROM係爲足夠。當爲低容量隨機存取記億體 ROM時，可使用正反器電路。 圖11係展示此實施例之隨機存取記憶體ROM。如圖 11所示，在此實施例之隨機存取記億體ROM之讀出電路 840係具有移位暫存器841以及切換元件842。且，該移 φ 位暫存器841具有正反器電路843。 當負載信號選擇隨機存取記憶體ROM之記憶體格陣 列8 44中之切換元件842時，來自記億體格845以及846 之資料係被輸入至移位暫存器84 1。當資料自記憶體格 845與845而輸入至移位暫存器841時，資料係根據時脈 信號（CLK)而被序列輸出。 更詳細介紹移位暫存器8 4 1之操作。首先，在啓動載 入信號之後’移位暫存器841之電源電接地，而儲存在正 反器電路8 43之資料被刪除。且，根據起始電壓而變異之 -38- (36) 1356440 電壓自記憶體格84 5與845而經過切換元件842而送入至 正反器電路843。之後，當負載信號切斷時，切換元件 842被斷路而切斷正反器電路843以及記億體格845與 846。同時，具有來自於記憶體格84 5與846之電壓之資 料作爲預設値而儲存在正反器電路843。之後，儲存在正 反器電路843之獨特資料藉由輸入時脈信號而被串列輸 出。 雖然本實施例係描述正反器電路843對應於一對記憶 體格845與845之例子，但是本發明並不限於此。例如， 多數個對的記憶體格可對應於一個正反器電路843。此 時’可在隨機存取記憶體ROM中提供一個用以選擇多對 記憶體格中的一個之電路。 [實施例4 ] 此實施例描述在形成於不同基底之天線以及積體電路 φ 電連接之ID晶片之結構。 圖12A展示本發明之ID晶片之切面圖。在圖12A 中’黏接試劑1 203係形成在第三層間絕緣膜1 204以覆蓋 電連接於TFT1201中之接線1 202。之後，覆蓋構件1205 係藉由黏接試劑1 203而貼合至第三層間絕緣膜1 204。 天線1 206係形成在負載構件1 205之上。在此實施例 中’天線1 206以及接線1 202係使用各向異性導電樹脂作 爲黏接試劑1203而電連接。 該各向異性導電樹脂係爲在樹脂中擴散之導電材質所 -39- (37) (37)1356440 製。該樹脂例如可爲熱硬化樹脂（像是環氧樹脂、聚氨醋 樹脂、或是丙烯酸樹脂），熱塑性樹脂（像是聚乙烯樹脂 或是聚丙烯）：或是矽氧烷樹脂。該導電材質可以例如 是：像是聚苯乙烯或是環氧樹脂（其可由Ni或是Au所成 板）之塑膠粒子，像是Ni，Au，Ag，或是接合物之金屬 粒子’碳纖維或是粒子’由Au成板之Ni纖維，或類似 者。最好根據介於天線1206以及接線1202之距離而決定 導電材質之大小。 該天線1206以及接線1202可藉由加壓而固定，並施 加超音波至該各向異性樹脂或是照射紫外線以硬化該各向 異性導電樹脂。 雖然本實施例係展示以包括各向異性導電樹脂之黏接 試劑1203而電連接天線1206以及接線1202，但是本發明 並不限於此。該天線1206以及接線1202可藉由固定各向 異性導電膜而電連接，亦可以施加壓力而取代該黏接試劑 1203 〇 雖然本實施例係描述由貼合該剝除積體電路至分別提 供之基底之ID晶片之例子，但是本發明並不限於此。當 基底可忍受像在製造積體電路之製程之熱處理之高溫時， 其不需要自該基底剝除該積體電路。例如，在玻璃基底上 之積體電路可使用爲ID晶片。圖12B係爲展示在玻璃基 底上形成ID晶片之例子之側視圖。 圖12B展示在作爲基底1210之玻璃基底上形成ID晶 片。該ID晶片經形成使得基膜1214與基底12 10以及使 -40- (38) (38)1356440 用在積體電路中之 TFT121 1至 12 13接觸，而不在 TFT1211至1213以及基底1210之間疊置黏接試劑。 [實施例5] 參考圖13A，此實施例描述當連接至TFT之接線藉由 圖樣化一導電膜而與天線一起形成時之ID晶片之結構》 圖1 3 A係爲本實施例之ID晶片之切面圖。 圖13A中，標號1401表示TFT。該TFT具有島狀半 導體膜1402、閘極絕緣膜1403 (在島狀半導體膜1402之 上），與島狀半導體膜1 402重疊而有閘極絕緣膜1 403疊 置其間之閘極1404。該TFT1401覆蓋有第一層間絕緣膜 1 405以及第二層間絕緣膜1 406。形成在第二層間絕緣膜 1 406之上之接線1 40 7係經過形成在第二層間絕緣膜1406 以及第二層間絕緣膜1406中之接觸孔而連接至島狀半導 體膜1 402。 天線1 408係形成在第二層間絕緣膜1 406之上。該接 線1 407以及天線1 408係藉由在第二層間絕緣膜1 406上 形成或以及圖樣化一導電膜而形成。藉由將天線1408以 及接線1 407 —起形成可減少I D晶片之製程數目。 接著，描述另外I D晶片之結構，其中TFT之閘極係 藉由圖樣化一導電膜而與天線形成（參考圖13 B)。圖 1 3 B係爲根據本實施例之I D晶片之切面圖。 在圖13B中，標號1411係爲TFT。該TFT1411具有 島狀半導體膜1412、閘極絕緣膜1413(與該半導體膜 -41 - (39) (39)1356440 1412重疊）、與該島狀半導體膜重疊而有閘極膜ι413疊 置其間的一閘極1 4 1 4。天線1 4 1 8係形成在閘極絕緣膜 1 4 1 3之上。該閘極丨4丨4以及天線i 4丨8係藉由在閘極絕緣 膜1413上形成以及圖樣一導電膜而形成。藉由將天線 1418以及接線1417同時一起形成可減少ID晶片之製程 數目。 雖然本實施例係描述該積體電路被剝除並被貼合至分 別提供之基底上，但是本發明必不限於此。當基底可忍受 像在製造積體電路之製程之熱處理之高溫時，其不需要自 該基底剝除該積體電路。例如，在玻璃基底上之積體電路 可使用爲ID晶片。 [實施例6] 此實施例係描述使用在本發明之ID晶片之TFT結構 之例子。 圖MA係爲本實施例之TFT之切面圖。標號701係 爲η通道TFT，而標號702係爲p通道TFT。該TFT之結 構將以η通道TFT701爲例子而詳述。 該η通道TFT701具有一島狀半導體膜705，而使用 爲作用層。該島狀半導體膜7 05具有使用爲源極以及汲極 之兩個雜質區，在該二雜質區703之間夾置之通道形成區 7 04，以及夾置於兩個雜質區703以及通道形成區704之 間的兩個 LDD (低量摻雜汲極）區 710。該 η通道 TFT701具有覆蓋該島狀半導體膜705之閘極絕緣膜700、 -42- (40) 1356440 閘極707以及以絕緣膜形成之兩個側壁708以及709。 雖然此實施例之閘極707係爲兩個導電膜707a以及 7 0 7b，但是本發明並不限於此《該閘極707係以一個導電 膜所形成或是可有雨個導電膜所形成。該閘極覆蓋在該島 狀半導體膜705中之該通道形成區而有該閘極膜706夾置 其間。該側壁708以及709係與島狀半導體膜705之兩個 LDD區710重疊而有該閘極絕緣膜705夾置其間。 B 例如，該側壁708係藉由蝕刻具有100nm厚度之氧化 矽膜而形成，而該側壁709可藉由蝕刻具有厚度爲200nm 之LTO (低溫氧化物）而形成。在此實施例中，該使用爲 側壁70 8之氧化矽膜係使用電漿CVD而形成，而該使用 爲側壁709之LTO (此處爲氧化膜）係使用氫化壓力CVD 而形成。雖然該氧化矽膜可包括氮氣，但是氮原子之數目 係較氧原子之數目爲少。 該雜質區703以及LDD區710可被形成，使得在將n φ 型雜質藉由使用閘極707爲遮罩而摻雜入該島狀半導體膜 70 5之後而形成該側壁708以及709，之後η型雜質使用 側壁708以及709爲遮罩而摻雜至島狀半導體膜705。 該ρ型TFT702具有與701相同之結構，除了該島狀 半導體膜之外。該702之島狀半導體膜711不具有LDD 區’但是具有兩個雜質區712以及通道形成區713被夾置 於兩個雜質區712之間。且，ρ型雜質在雜質區712被摻 雜。雖然圖14Α展示該ρ通道TFT702不具有LDD區，但 是本發明不限於此。該ρ通道TFT702可具有LDD區。 -43- (41) 1356440 圖14B展示在圖14A之TFT具有一側壁之例子。圖 14B中，η通道 TFT721具有一側壁 728，而 p通道 TFT722具有一側壁729。該側壁729以及729係由飩刻具 有100nm厚度之氧化矽膜而形成。在此實施例中，使用爲 側壁728以及729之氧化矽膜係由電漿CVD方法而形 成。雖然氧化矽膜可包括氮氣，但是氮原子之數目係較氧 原子之數目爲少。’ | 接著，圖14C係展示底閘極TFT之結構。標號741 係表示η通道TFT，而標號742係表示p通道TFT。底閘 極TFT之結構係以η通道TFT741作爲例子而詳述。 在圖14C中，η通道 TFT741具有島狀半導體膜 745。該島狀半導體膜74 5具有使用爲源極區以及汲極區 之兩個雜質區743，在該而雜質區743之間具有一通道形 成區744夾置其間，以及兩個LDD (微量摻雜汲極）區 75 0夾置於兩個雜質區743以及通道形成區744之間。該 φ η通道TFT741具有一閘極絕緣膜746、閘極747、以及以 絕緣膜形成之保護膜748。 該閘極747與在島狀半導體膜745中之通道形成區 744重疊而有該閘極絕緣膜746夾置其間。該閘極絕緣膜 746係在形成該閘極747之後而形成。該島狀半導體膜 74 5係在形成在閘極絕緣膜746之後而形成。該保護膜係 . · · 與該閘極絕緣膜746重疊而有該通道形成區744夾置其 間。 該保護膜748可蝕刻具有例如100nm厚度之氧化砂。 -44- (43) 1356440 係展示將一組積體電路301以及天線3 02 —個 貼合至該基底303之上，但是本發明並不限於 多數個積體電路301以及天線302並同時貼 3 03，並相互連接。 接著，在圖15B中，覆蓋構件305係貼 303，以夾置該基底電路301以及天線於其間 之前，黏接試劑3 06係施加於該基底3 03之上 φ 體電路301以及天線3 02。藉由貼合該覆蓋構 基底3 03，而得到如圖15C之狀態。在圖15 C 積體電路301以及天線3 02之位置，該覆蓋構 透明元件而示，以可看到該積體電路3 0 1以及： 接著，如圖15D所示，該ID晶片307係 '及畫線而將該多數組織積體電路301以及天線 割。 雖然本發明係展示將天線3 02以及積體電 φ 剝除之例子，但是本發明並不限於此。該天線 在該基底303之上，而該積體電路301以及天 體電路301被貼合至該基底3 03時而電連接。 積體電路301貼合至該基底3 03之後，該天線 與該積體電路301電連接。或者，該天線可事 蓋構件3 05之上，而該積體電路3()1以及天線 構件305被貼合至該基底303時而電連接。 當基底303以及覆蓋構件305係爲撓性時 加壓力於其上而使用該ID晶片307。根據本 接個一個被 此。可剝除 合至該基底 合至該基底 。在貼合其 以覆蓋該積 件3 05至該 中爲了標明 件305係以 R 線 302。 根據切割以 3 02完全分 路301 —起 可事先形成 線可在當積 或者，在將 可被貼合以 先形成在覆 可在當覆蓋 ，其可以施 發明，該施 -46- (44) 1356440 加至ID晶片3 07之壓力可使用壓力釋放膜而釋放某種程 度之壓力。因此，其可避免由於鹼金屬、鹼土金屬或是物 器進入至該半導體膜而產生壓力之副作用對於半導體元件 特性之影響。 注意，形成在玻璃基底上之ID晶片可稱爲IDG晶片 (辨識玻璃晶片），且覆蓋在該撓性基底上之ID晶片可 稱爲IDF晶片（辨識撓性晶片）^ B 本發明可自由於實施例1至6相結合。 .[實施例8] 本實施例係描述當形成於基底上之多數個積體電路被 剝除時所形成之溝槽形狀。圖1 6A係爲基底603之上視 圖。圖16B係爲在圖16A之線A-A’之切面圖。 積體電路602係形成在剝除層604之上，而該剝除層 6〇4係形成在基底603之上。該溝槽係形成在個別積體電 • 路602之間，而具有暴露該剝除層604的程度的深度。在 此實施例，多數個積體電路602係非整個分割，而係部分 分割。 圖16C以及16D係展示藉由將蝕刻氣體流入至如圖 16A至16B所示之溝槽而鈾刻以移除該剝除層604之後之 基底。圖16C係爲基底60 3之上視圖，而圖16D係爲沿著 圖16C之A-A ’之切面圖。注意，該剝除層604係自溝槽 6〇1至由虛線605所標示之區域之範圍而蝕刻。如圖16C 至16D所示，該多數個積體電路602係被分割而部分相互 -47- (45) 1356440 連接。因此，其可避免在蝕刻該剝除層604之後由於失去 支撐而移動該多數個積體電路602。 在得到圖16C以及16D之基底603之後’具有黏接有 黏接試劑之條帶被貼合至該積體電路6 02並被剝除’使得 該積體電路602自該基底603剝除。之後’在分割該被剝 除之積體電路602之前或是之後，其可分別被貼合至所製 出之基底。 本實施例係展示製造ID晶片之方法的一個例子’而 本發明之ID晶片之製造方法並不限於本實施例所示者。 本實施例可自由於實施例1至7之一個相結合。 [實施例9 ] 此實施例係描述本發明ID晶片之應用。 本發明形成在撓性基底上之該ID晶片係適合於貼附 於具有彎曲表面之物件或是撓性物件。根據本發明之ID φ 晶片之隨機存取記憶體ROMROM，可避免貼附有ID晶片 之物件之僞造。且，其可有效應用本發明之ID晶片於商 業價値大大受到生產區域 '生產者、或是類似者所影響之 雜貨，因爲生產區域、生產者或是類似者之僞造可以低成 本而避免。 特別是’本發明之ID晶片可貼附一具有物件資訊之 標籤，像是簡要標籤（docket)、價格標籤、名稱板以及 類似者。或者，ID晶片本身可使用爲該標籤。進一步， 本發明之ID晶片可貼附於對應於表示真實性之對應文件 -48- (46) (46)1356440 之證明書上’例如族群鑄側之拷貝、居所證明、護照、證 件 '辨識卡、現今卡、預付卡、病例卡、通勤卡以及類似 者。此外’該ID晶片可貼附於對應於顯示私人法律財產 之安全性之有效證券，例如，帳單、支票、經營帳單 '借 支帳單、房屋收據、股票證明、債券、商品折價券 '房屋 貸款證明以及類似者。 圖17A展示結合有本發明ID晶片1 302之支票的例 子。雖然該ID晶片1 3 02係被接合於圖17A之支票1301 之內側，但是該ID晶片1 3 02亦可暴露於外側。 圖17B展示有本發明ID晶片1 3 03接合之護照 1 3 04。雖然該ID晶片1 3 03係貼附於護照之上表面，但是 該ID晶片1 303亦可貼附於該護照1 3 04之另一頁上。 圖1 7C係展示貼附有本發明ID晶片之商品折價券 1 3 06。該ID晶片可貼附於商品折價券1 3 06之內側或是暴 露於該表面。 因爲由使用具有TFT之積體電路而形成之ID晶片係 廉價且爲薄，因此本發明之ID晶片式和應用於最終有消 費者丟棄之ID晶片。特別是使用在使用ID晶片以購買只 有少量金錢（像是數日圓至數十日圓）會影響銷路之產 品，本發明之ID晶片之包裝材質具有其優點。該包裝材 質可例如爲經成形或是可成形之支撐媒體以封裝像是塑膠 包裝、塑膠瓶、淺盤、小盒子。 圖18A係展示銷售用之午餐盒使用接合有本發明ID 晶片1307之包裝材質而被包裝。當午餐盒之價格或是類 -49- (49)1356440 圖21係爲第二區之SEM影像。 【主要元件符號說明】
10 1 光點 102 第一區 103 第二區 104 作用層 105 作用層 120 1 TFT 1202 接線 1203 黏接試劑 1204 第三層間絕緣膜 1205 負載構件 1206 天線 12 10 基底 12 11 ' 1212' 1213 T 12 14 基膜 130 1 支票 1302 、1303 ID 晶片 1304 護照 1306 商品折價券 13 07 ID晶片 1309 午餐盒 13 10 標籤 -52- (53)1356440
703 雜質區 704 通道形成區 705 島狀半導體膜 706 閘極絕緣膜 707 閘極 707a ' 707b 導電 70 8、 7 09 側壁 7 10 L D D區 7 11 島狀半導體膜 7 12 雜質區 7 13 通道形成區 72 1 η通道TFT 722 P通道TFT 72 8 ' 729 側壁 74 1 η通道TFT 742 P通道TFT 743 雜質區 744 通道形成區 745 島狀半導體膜 746 閘極絕緣膜 747 閘極 748 保護膜 750 L D D丨品. 75 1 島狀半導體膜 -56- 1356440
(54) 752 雜 75 3 通 80 1 記 802 讀 803 記 804 參 805 差 806 閂 807 字 808 位 8 10、 8 11 820 記 82 1、 822 823 讀 824、 825 826 ' 827 828 差 829 閂 840 讀 84 1 移 842 切 843 正 844 記 845、 846 質區
道形成區 億體格陣列 出電路 億體格 考記億體格 動放大器電路 鎖電路 元線 元線 TFT
億體格陣列 記憶體格 出電路 TFT 位元線 動放大器電路 鎖電路 出電路 位暫存器 換元件 反器電路 憶體格陣列 記憶體格 -57- 1356440
(55) 900 天線 90 1 積體電路 902 天線線圏 903 電容元件 904 調變電路 905 校正電路 906 微處理器 907 記憶體 908 開關 909 解調變電路 9 10 隨機存取記憶體ROM
-58-

Claims (1)

1356440
第094105662號專利申請案中文申請專利範圍修正本 民國100年10月日修正 十、申請專利範圍 1. —種半導體裝置，包含： 一積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體；以及 - 一天線，電連接於該積體電路， 其中第二薄膜電晶體之源極區以及汲極區之一個係連 接至該第二薄膜電晶體之閘，極，， 其中該第一薄膜電晶體係由半導體膜之第一區而形成 其中該第二薄膜電晶體係由半導體膜之第二區而形成 y 其中該第一區在結晶性上係較該第二區爲佳。 2. —種半導體裝置，包含： 一積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體；以及 一天線，電連接於該積體電路， 其中該積體電路包含： —記憶體格； 一微處理器；以及 一校正電路以將由天線輸入至該連接端之交錯信號產 生爲一電力供應電壓，一解調變器電路以形成由解調變該 交錯信號而形成之信號，以及一調變器電路以藉由根據以 1356440 信號而讀取自該記億體格之資料而控制一開關而調變施加 至該天線的一負載，和連接端之至少之一； #中該第一薄膜電晶體係形成在該微處理器中， #中該第一薄膜電晶體係自半導體膜之第一區而形成 * #中該第二薄膜電晶體係形成在該記憶體格中， 其中該第二薄膜電晶體係自該半導體膜之第二區而形 成， 其中該第二薄膜電晶體之源極區以及汲極區之一個係 連接至第二薄膜電晶體之閘極，以及 其中該第一區之結晶性係較該第二區者爲佳》 3· —種半導體裝置，包含： —積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體；以及 一天線，電連接於該積體電路， 其中第二薄膜電晶體之源極區以及汲極區之一個係連 接至該第二薄膜電晶體之閘極， 其中該第一薄膜電晶體係由半導體膜之第一區而形成 其中該第二薄膜電晶體係由半導體膜之第二區而形成 其中該第一區係包含在一方向上連續增長之晶粒，以 及 其中該第二區包含具有直徑爲第二薄膜電晶體之通道 -2- 1356440 s 長度之一半至該通道長度之三倍之範圍中之晶粒。 4· 一種半導體裝置，包含： —積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體；以及 —天線，連接於該積體電路， 其中該積體電路包含： 一記憶體格； 一微處理器；以及 一校正電路以將由天線輸入至該連接端之交錯信號產 生爲一電力供應電壓，一解調變器電路以形成由解調變該 交錯信號而形成之信號’以及一調變器電路以藉由根據以 丨g @而讀取自該記憶體格之資料而控制一開關而調變施加 g該天線的一負載，和連接端之至少之一； g中該第一薄膜電晶體係形成在該微處理器中， #中該第一薄膜電晶體係自半導體膜之第一區而形成 g中該第二薄膜電晶體係形成在該記憶體格中， $中該第二薄膜電晶體係自該半導體膜之第二區而形 成， #中該第二薄膜電晶體之源極區以及汲極區之一個係 _接至第二薄膜電晶體之閘極’ g中該第一區係包含在一方向上連續增長之晶粒，以 及 其中該第二區包含具有直徑爲第二薄膜電晶體之通道 -3- 1356440 長度之一半至該通道長度之三倍之範圍中之晶粒。 5. 如申請專利範圍第3項或第4項之半導體裝置， 其中該第一薄膜電晶體之作用層係經建搆爲在方向上遵守 電載波移動之方向》 6. —種半導體裝置，包含： 一積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體；以及 一天線，電連接於該積體電路， 其中第二薄膜電晶體之源極區以及汲極區之一個係連 接至該第二薄膜電晶體之閛極， 其中該第一薄膜電晶體係由以連續波雷射而結晶之半 導體膜之第一區而形成， 其中該第二薄膜電晶體係由半導體膜之第二區而形成 其中該第一區在結晶性上係較該第二區爲佳。 7. —種半導體裝置，包含： 一積體電路，包括一第一薄膜電晶體以及一第二薄膜 電晶體：以及 一天線，連接於該積體電路， 其中該積體電路包含： —記憶體格； —微處理器；以及 . 一校正電路以將由天線輸入至該連接端之交錯信號產 生爲一電力供應電壓，一解調變器電路以形成由解調變該 -4 - 1356440 交錯信號而形成之信號，以及一調變器電路以藉由根據以 信號而讀取自該記憶體格之資料而控制一開關而調變施力口 至該天線的一負載，和連接端之至少之一； 其中該第一薄膜電晶體係形成在該微處理器中， 其中該第一薄膜電晶體係自以連續波雷射而結晶之半 導體膜之第一區而形成， 其中該第二薄膜電晶體係形成在該記憶體格中， 其中該第二薄膜電晶體係自該半導體膜之第二區而形 成， 其中該第二薄膜電晶體之源極區以及汲極區之一個係 連接至第二薄膜電晶體之閘極，以及 其中該第一區之結晶性係較該第二區者爲佳。 8. 如申請專利範圍第6項或第7項之半導體裝置， 其中該第一區包括在連續波雷射之掃猫方向連續增長之晶 9. 如申請專利範圍第8項之半導體裝置，其中該第 一薄膜電晶體之作用層係建構爲掃猫方向遵守電載波移動 之方向。 10. 如申請專利範圍第6項或第7項之半導體裝置， 其中該第二區包含具有直徑爲第二薄膜電晶體之通道長度 之一半至該通道長度之三倍之範圍中之晶粒。 11. —種半導體裝置之製造方法，包含： 膜 • , 1-·-° 膜體 1導 導半 半該 之射 構照 結而 形束 晶光 非射 有雷 具用 成使 形而 上瞄 底掃 基向 1 方 第一 一 在 在以 -5- 1356440 藉此在該半導體膜中形成一第一區以及第二區；以及 使用在該半導體膜之第一區而形成包含一第一薄膜電 晶體之積體電路，以及使用在半導體膜之第二區而形成包 含一第二薄膜電晶體之記億體格陣列， 其中該第一區在結晶性上係較第二區爲佳。 I2·如申請專利範圍第11項之半導體裝置之製造方 法，其中該積體電路包含： 一記憶體格； —微處理器；以及 一校正器電路，一解調變器電路，一調變器電路，和 連接端之至少之一。 13. 如申請專利範圍第11項之半導體裝置之製造方 法， 其中該第二薄膜電晶體包含一閘極、源極區以及一汲 極區》以及 其中該閘極係電連接至該源極區以及汲極區之一個。 14. 如申請專利範圍第1 1項之半導體裝置之製造方 法，進一步包含形成一天線。 15. 如申請專利範圍第14項之半導體裝置之製造方 法， 其中形成該積體電路以及記億體格陣列之步驟包含形 成閘極之程序，以及 其中形成該天線之步驟係在與形成該閘極之程序之同 時而執行。 -6- 1356440 16. 如申請專利範圍第14項之半導體裝置之製造方 法， 其中形成該積體電路以及記億體格陣列之步驟包含形 成一源極以及一汲極的一個之程序，以及 其中該天線之形成步驟係在與形成該源極與汲極之一 個之程序而同時執行。 17. 如申請專利範圍第11項之半導體裝置之製造方 法，進一步包含： 在一第二基底之上形成一天線；以及 貼合該第一基底至該第二基底，以在第一基底以及第 二基底之間夾置該積體電路，記憶體格陣列以及天線。 18. 如申請專利範圍第11項之半導體裝置之製造方 法， 其中該雷射光束係爲連續波雷射光束，以及 其中該第一區包含在掃瞄該連續波雷射光束之方向而 連續增長之晶粒。 19. 如申請專利範圍第11項之半導體裝置之製造方 法， 其中該第一薄膜電晶體之作用層經建構使得當電流通 過該第一薄膜電晶體時，掃瞄雷射光束之方向係遵守電載 子在作用層移動之方向。 20. 如申請專利範圍第11項之半導體裝置之製造方 法，進一步包含： 在形成該半導體膜之前於第一基底之上形成一基膜； 1356440 在形成該半導體膜之前於該基膜之上形成一剝除層； 自該第一基底剝除該積體電路以及該記憶體格陣列； 以及 將該被剝除之積體電路以及該記億體格陣列貼合於一 第二基底。 21. 如申請專利範圍第11項之半導體裝置之製造方 法，其中該第一基底係選自以玻璃基底、石英基底、陶瓷 基底以及金屬基底所組成之群組。 22. 如申請專利範圍第20項之半導體裝置之製造方 法，其中該第二基底係爲撓性並選自以紙基底以及塑膠基 底所組成之群組。 23. 如申請專利範圍第20項之半導體裝置之製造方 法， 其中自該第一基底而剝除該積體電路與該記億體格陣 列之步驟包含： 在積體電路以及記億體格陣列之邊緣區中形成一溝槽 以經由該剝除層而暴露該基膜； 將一蝕刻氣體流至該溝槽，以移除該剝除層。
TW094105662A 2004-02-25 2005-02-24 Semiconductor device TWI356440B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004050345 2004-02-25

Publications (2)

Publication Number Publication Date
TW200540929A TW200540929A (en) 2005-12-16
TWI356440B true TWI356440B (en) 2012-01-11

Family

ID=34879583

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094105662A TWI356440B (en) 2004-02-25 2005-02-24 Semiconductor device

Country Status (5)

Country Link
US (2) US7732263B2 (zh)
EP (1) EP1719165A1 (zh)
CN (1) CN100521117C (zh)
TW (1) TWI356440B (zh)
WO (1) WO2005081303A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI513489B (zh) * 2004-02-26 2015-12-21 Semiconductor Energy Lab 半導體裝置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8137417B2 (en) 2006-09-29 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Peeling apparatus and manufacturing apparatus of semiconductor device
TWI570900B (zh) * 2006-09-29 2017-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US7932164B2 (en) * 2008-03-17 2011-04-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate by using monitor substrate to obtain optimal energy density for laser irradiation of single crystal semiconductor layers
WO2009152422A1 (en) * 2008-06-13 2009-12-17 E.I. Du Pont De Nemours And Company Insulating paste for low temperature curing application
JP5586920B2 (ja) * 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
US8766269B2 (en) 2009-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and electronic device
US9136222B2 (en) 2012-05-11 2015-09-15 GlobalFoundries, Inc. Chip identification pattern and method of forming
CN105284056B (zh) * 2013-06-14 2017-09-05 瑞萨电子株式会社 通信控制装置和安装基板
CN105474355B (zh) 2013-08-06 2018-11-13 株式会社半导体能源研究所 剥离方法
TW201943069A (zh) 2013-09-06 2019-11-01 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
CN104465346B (zh) * 2013-09-17 2017-12-01 中芯国际集成电路制造(上海)有限公司 形成栅极的方法
CN104465518B (zh) * 2013-09-24 2017-09-22 中芯国际集成电路制造(上海)有限公司 栅极制作方法
JP6513929B2 (ja) 2013-11-06 2019-05-15 株式会社半導体エネルギー研究所 剥離方法
TWI695525B (zh) 2014-07-25 2020-06-01 日商半導體能源研究所股份有限公司 剝離方法、發光裝置、模組以及電子裝置
CN104485334B (zh) * 2014-12-16 2018-02-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US9618566B2 (en) 2015-02-12 2017-04-11 Globalfoundries Inc. Systems and methods to prevent incorporation of a used integrated circuit chip into a product
JP6822858B2 (ja) 2016-01-26 2021-01-27 株式会社半導体エネルギー研究所 剥離の起点の形成方法及び剥離方法
CN106019663A (zh) * 2016-07-29 2016-10-12 京东方科技集团股份有限公司 集成电路器件及制作方法、电路板、显示面板、显示装置
US11784059B2 (en) * 2020-09-23 2023-10-10 Changxin Memory Technologies, Inc. Method for preparing semiconductor sample with etched pit suitable for microscope observation

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153156A (ja) 1984-01-23 1985-08-12 Toshiba Corp 半導体集積回路装置
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
JP3778456B2 (ja) * 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
US5817548A (en) * 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
US5856788A (en) 1996-03-12 1999-01-05 Single Chips Systems Corp. Method and apparatus for radiofrequency identification tags
JP3205501B2 (ja) * 1996-03-12 2001-09-04 シャープ株式会社 アクティブマトリクス表示装置およびその修正方法
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP2001007290A (ja) 1999-06-24 2001-01-12 Mitsubishi Electric Corp 半導体装置、半導体装置の製造方法、および、通信方法
JP4495295B2 (ja) 2000-03-15 2010-06-30 株式会社日立製作所 有価証券類の不正利用防止方法および有価証券類の不正利用防止システム
SG103846A1 (en) * 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
JP4209606B2 (ja) * 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003091245A (ja) * 2001-09-18 2003-03-28 Semiconductor Energy Lab Co Ltd 表示装置
JP2003203994A (ja) 2001-10-22 2003-07-18 Mitsubishi Electric Corp 半導体装置、ロボット、宝籤の運営方法、記録媒体、ソフトウェアの供給方法、電子透かし方法、被認識物の認識方法、位置検出方法、データベース、位置情報提供方法、並びに環境状況送信装置
US20030075746A1 (en) * 2001-10-22 2003-04-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for determining identification code and application thereof
US20030075745A1 (en) * 2001-10-22 2003-04-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit, MOS transistor, semicoductor device, robot and management system of lottery
JP4159779B2 (ja) * 2001-12-28 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP4115158B2 (ja) 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI513489B (zh) * 2004-02-26 2015-12-21 Semiconductor Energy Lab 半導體裝置

Also Published As

Publication number Publication date
TW200540929A (en) 2005-12-16
US8384081B2 (en) 2013-02-26
EP1719165A1 (en) 2006-11-08
WO2005081303A1 (en) 2005-09-01
US20070176234A1 (en) 2007-08-02
CN1922721A (zh) 2007-02-28
CN100521117C (zh) 2009-07-29
US20100187317A1 (en) 2010-07-29
US7732263B2 (en) 2010-06-08

Similar Documents

Publication Publication Date Title
TWI356440B (en) Semiconductor device
JP5285235B2 (ja) 半導体装置
CN101064348B (zh) 半导体器件及半导体器件的制造方法
US8546912B2 (en) Semiconductor device
US7868328B2 (en) Semiconductor device having antenna over thin film integrated circuit
JP5323382B2 (ja) 半導体装置
US8492246B2 (en) Method of manufacturing integrated circuit device
US8049669B2 (en) Semiconductor device comprising circuit between first and second conducting wires
US8289164B2 (en) Semiconductor device and manufacturing method thereof
US7633145B2 (en) Semiconductor device with antenna and separating layer
JP2005285109A (ja) 半導体装置、ｉｃカード
JP4566794B2 (ja) 半導体装置
JP4718863B2 (ja) 半導体装置及び半導体装置の作製方法
KR101561858B1 (ko) 반도체 장치의 제작 방법
JP4545617B2 (ja) 半導体装置
JP5352045B2 (ja) 集積回路装置の作製方法
CN102623348B (zh) 半导体装置以及半导体装置的制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees