CN1846391A - 相位检测器 - Google Patents

Abstract

本发明涉及一种相位检测器，该相位检测器利用数据信号DATA来检测数据时钟DATA－CLK和参考时钟REF－CLK之间的相位差值。数据信号DATA的转换与数据时钟DATA－CLK的转换同步。数据时钟DATA－CLK和参考时钟REF－CLK具有相同的频率。该相位检测器包括第一信号发生器(42)，用于产生第一二元信号ERRQ，该第一二元信号ERRQ的脉冲宽度等于数据信号DATA的转换和与数据信号DATA的转换相邻的第一参考时钟信号CKQ的转换之间的第一时间差值ΔT1，其中该第一信号发生器包括用于接收第一参考时钟信号CKQ的输入和用于接收数据信号DATA的输入。该相位检测器包括第二信号发生器(40)，用于产生第二二元信号ERRI。该第二二元信号ERRI的脉冲宽度等于数据信号DATA的转换和与数据信号DATA的转换相邻的第二参考时钟信号CKI的转换之间的第二时间差值ΔT2，其中该第二信号发生器包括用于接收第二二元信号ERRI的输入和用于接收第二参考信号CKI的输入。该相位检测器包括输出信号发生器(40)，用于产生输出信号，该输出信号代表数据时钟(DATA－CLK)和参考时钟(REF－CLK)之间的相位差值，其中该输出信号等于ERRQ－2*(ERRQ AND ERRI)，并且AND代表逻辑AND运算，或者该输出等于(ERRQ XOR ERRI)－ERRI，其中XOR代表逻辑XOR运算。

Description

相位检测器

时钟和数据恢复(CDR)是高速收发机的关键功能。这样的收发机被用于许多应用中，包括光通信。这些系统中接收的数据不同步而且有噪声，这需要提取出一个时钟以允许同步操作。并且，该数据必须被“重新定时”以消除发送时累积的抖动。

为了执行同步操作，诸如对于随机数据的重新定时和多路分解，高速收发机必须产生一个时钟。如图1所示，时钟恢复电路检测数据并产生周期时钟。D-触发器(DFF)被该时钟触发并对数据重新定时，即它对带有噪声的数据采样。这产生带有较少抖动的输出。

图1的电路产生的时钟必须满足三个重要的条件：

-它的频率必须等于数据速率。例如，10Gb/s的数据速率变换为10GH的时钟频率(周期为100ps)，

-该时钟必须支持相对于数据的预定相位关系，允许通过该时钟对比特的最优采样。如果该时钟的上升沿与每个比特的中点重合，则该采样的发生与之前和之后的数据转换距离最远。从而可以提供对于抖动和其他计时不确定性的最大容限。

-由于时钟是产生重新定时后的数据抖动的主要原因，所以该时钟必须具有小的抖动。

图2表示传统的时钟恢复电路。该时钟恢复电路包括压控振荡器VCO，负责输出如图1所示的时钟信号。该压控振荡器VCO输出的时钟信号的转换必须与输入的随机数据(NRZ数据)的转换同步。图2所示的电路具有两个并行反馈环路。第一个称为频率环路，用于将压控振荡器VCO的频率调整至输入数据的估计时钟的频率。该频率环路包括频率检测器，电荷泵和低通滤波器(LPF)。图2的第二个反馈环路是相位环路。该相位环路包括相位检测器，电荷泵和低通滤波器LPF。该相位检测器将数据转换(NRZ数据转换)的相位与恢复时钟的相位进行比较。对于线性相位检测器来说，脉冲宽度必须与检测到的相位差值成比例。相位检测器的脉冲输出被低通滤波器LPF积分，并且该滤波器的电压驱动压控振荡器VCO的精细调谐输入。相位环路中低通滤波器的输出的幅值与相位检测器检测到的相位差值成比例。需要电荷泵电路保证频率环路和相位环路内部低通滤波器LPF的线性充电/放电。

设计非常高速的振荡器很困难。由于这个原因，时钟和数据恢复电路(CDR电路)被构造成具有全速率的输入随机数据(NRZ数据)，但是使用以输入数据的一半速率操作的压控振荡器VCO。这项技术也缓和了相位检测器以及分频器中一些RDR结构对于速度的要求。这些数据恢复电路称为半速率结构。它们需要相位检测器来检测全速率随机数据流和半速率时钟以提供有效的输出。换言之，如果数据速率等于10Gb/s，那么恢复时钟频率等于5GH(数据时钟的一半)。

图3a表示传统的半速率相位检测器。该电路包括两个D触发器L1和L2以及一个XOR门。这两个D触发器L1和L2的D输入接收数据信号D_IN(对应于图2的NRZ数据)。D触发器L1的C输入由时钟CK(CK对应于图2的恢复时钟)驱动。D触发器L2的C输入由时钟CK的反相驱动。这样，D_IN的数据转换在时钟CK的高相位期间只发送至D触发器L1的输出A。相应地，D_IN中的数据转换在时钟CK的低相位期间只传递至D触发器L2的输出B。在时钟CK的低相位期间，L1的输出A保持不变。相应地，在时钟CK的高相位期间，D触发器L2的输出B保持不变。信号A和信号B输入至EXOR门。D_OUT1是XOR门的输出，也是图3a所示的相位检测器的输出。图3a的右侧表示相位检测器的信号的示例。D_OUT1输出的信号的宽度对应于D_in的转换和时钟CK的下一个上升沿或下降沿之间的时间差值。时钟CK的频率是数据时钟频率的一半。频率为CK频率两倍的时钟在CK的上升沿和下降沿处都具有上升沿。所以，C_in和双倍频率时钟的上升沿之间的转换可以通过确定D_in的转换和时钟CK的下一个转换(上升或下降沿)之间的时间差值来检测。

如果D_in的转换发生在时钟CK的高相位期间，那么L1的输出(A)立即输出该转换。锁存器L2等待到CK为低相位时，输出D_in的转换(参见图6)。D_in的数据转换和CK的下降时钟之间的差值等于A和B相差的时间。当A和B不同时，B_OUT1等于1。信号D_OUT1的长度等于被检测的相位差值。

图3b表示半速率线性相位检测器，该相位检测器由J.Savoy和B.Razari在“high speed CMOS circuits for optical receivers”，KluwerAcademic Publishers，2001，ISBN 0-7923-7388-X中提出。该电路是半速率Hogge’s检测器的扩展。数据D_in被D触发器L1和L2在时钟CK的两个沿以半速率采样。时钟和数据之间的误差被在L1和L2的输出A和B处的第一XOR门测量。由于D_OUT1等于A XOR B，所以V_out1信号的宽度等于被检测的相位差值。第二对D触发器L3和L4以半速率输出重新定时的数据。在复用L3和L4的输出后，可以获得全速数据时钟。第二XOR门产生信号V_out2，该信号在数据信号转换时构成恒定脉冲。可以从V_out1中减去它的输出V_out3以补偿数据具有转换并且时钟CK和数据D_in同相时的情况。图3b所示电路的右侧为时序图。

该结构的优势在于它的简单以及对采样锁存器的建立和保持时间具有更宽松的要求。由于2个锁存器L1和L2以交替方式工作，所以锁存器(D触发器)中正反馈电路具有更多的判定时间。另一个优势在于具有全速的重新定时数据的可能性。这对于当直接转换接收机(DCR)作为需要清除抖动数据的纯再生器(转发器)工作时的情况是很重要的。在DCR应用中，困难是无论数据具有转换时还是在没有转换时要保持相同输出情况下，都需要产生误差信号。由于输入数据是随机的，所以该输入数据可能具有很长的没有转换的形式，在不同频率推或拉压控振荡器(VCO)和使整个直接转换接收机(DCR)失锁。这就是为什么在没有转换发生时，对于数据转换密度不灵敏的相位检测器在输出处保持相同数值。同时，在输出A和B处为半速率数据。在多路分解情况下，两个输出A和B能够在较低数据速率下被分解。

该电路的明显不足在于为了产生相位误差和校正信号D_out1，需要等待直到参考信号D_out2稳定。另外，在相位闭锁中，该信号D_out2比信号D_out1宽两倍。这就是为什么D_out1信号必须被乘以2以获得具有零平均值的信号。

理想地，希望误差信号V_out1和参考信号V_out2并行操作。

本发明的目的是提供一种相位检测器，用来克服上述现有技术的缺陷。

根据所附权利要求1的相位检测器解决了上述问题。该相位检测器适用于通过使用数据信号DATA，检测数据时钟DATA-CLK和参考时钟REF-CLK之间的相位差值。数据信号DATA的转换与数据时钟DATA-CLK的转换同步，并且数据时钟DATA-CLK与参考时钟REF-CLK具有相同的频率。该相位检测器包括第一信号发生器42，用于产生第一二元信号ERRQ。该第一二元信号的脉冲宽度等于数据信号DATA的转换和与数据信号DATA的转换相邻的第一参考时钟信号CKQ的转换之间的第一时间差值ΔT1。该第一二元信号的脉冲宽度可以代表该第一二元信号中的正脉冲或负脉冲的宽度。第一信号发生器包括用于接收第一参考时钟信号CKQ的输入和用于接收数据信号DATA的输入。该第一参考时钟的频率是参考时钟频率的一半，并且该第一参考时钟与参考时钟同步。相位检测器还包括第二信号发生器40，用于产生第二二元信号ERRI。该第二二元信号的脉冲宽度等于数据信号DATA的转换和与数据信号DATA的转换相邻的第二参考时钟信号CKI的转换之间的第二时间差值ΔT2。该第二二元信号的脉冲宽度可以代表正脉冲或负脉冲的宽度。该第二信号发生器40包括用于接收数据信号DATA的输入和用于接收第二参考信号CKI的输入。在第一二元信号和第二二元信号中，负脉冲和正脉冲可以代表逻辑1。正脉冲或负脉冲可以代表逻辑0。该相位检测器包括输出信号发生器，用于产生输出信号，该输出信号代表数据时钟DATA-CLK和参考时钟REF-CLK之间的相位差值。该输出信号等于ERRQ-2*(ERRQ AND ERRI)。AND代表逻辑AND操作。该输出也等于(ERRQ XOR ERRI)-ERRI。XOR代表逻辑XOR操作。这两个方程产生相同的输出信号。该输出信号可以代表电压脉冲和电流脉冲。如果第一和第二二元信号ERRQ和ERRI假定为值0和1，那么该输出信号可以具有值+1，-1和0。在这种情况下，在数据时钟的一个周期内，该输出信号下的区域等于被检测到的相位差值。可以使用积分器将相位检测器的脉冲序列转换成具有代表相位差值的幅值的信号。

本发明的实施例将参照下面的附图进行描述。

图1表示传统的高速接收机；

图2表示传统的时钟恢复电路；

图3的左边表示传统的半速率相位检测器，右边表示该传统的半速率相位检测器的信号的时序图；

图4的左边表示另一个传统的半速率相位检测器，右边表示该传统的半速率相位检测器的信号的时序图；

图5表示本发明的第一信号发生器和第二信号发生器的实施例；

图6表示图5的第一信号发生器和第二信号发生器产生的信号的示例；

图7表示图5的第一信号发生器和第二信号发生器产生的信号的另一示例；

图8表示图5所示的信号发生器产生的信号的再一示例；

图9表示本发明的第一实施例；

图10表示本发明的第一实施例产生的信号的示例；

图11表示本发明的第一实施例产生的信号的另一示例；

图12表示本发明的第一实施例产生的信号的又一示例；

图13表示本发明的第二实施例；

图14表示本发明的第三实施例；

图15表示本发明的第四实施例；

图16表示本发明的第五实施例；

图17表示图16的相位检测器的8个不同的逻辑实现；

图18A表示可以用于本发明的实施例中的XOR门；

图18B表示图18A的差分XOR门的逻辑表；

图19表示可以用于本发明的实施例中的NXOR门；

图20表示可以用于本发明的实施例中的差分OR门；

图21表示可以用于本发明的实施例中的另一OR门；

图22表示包括根据本发明相位检测器的相位频率检测器。

图5所示的第一信号发生器42包括第一D锁存器(D触发器)L3和第二D锁存器L4以及XOR门。该第一D锁存器和第二D锁存器L3和L4都包括2个输入D和Ck以及输出Q。该第一D锁存器和第二D锁存器L3和L4的两个输入D都连接到数据信号线上。第一D锁存器L3的输入Ck连接到第一参考时钟信号CKQ，第二D锁存器L4的输入CK连接到参考时钟信号CKQ的反相。第一D锁存器L3的信号输出称为X_1Q，第二D锁存器L4的信号输出称为X_2Q。X_1Q和X_2Q连接至XOR门的输入，该XOR门输出第一二元信号ERRQ。在时钟CKQ的正电平期间，D锁存器L3对于数据输入是透明的。这意味着只有在参考时钟信号CKQ的高相位期间，数据信号的变化输出至XOR门。相反，只有在时钟CKQ的低相位期间，锁存器L4对数据信号透明。这意味着如果信号X_1Q和X_2Q不同，则第一二元信号ERRQ总是高电平。由于两个锁存器中的只有一个对信号的变化透明，所以如果发生数据信号的转换，那么X_1Q和X_2Q不同。一旦第一参考时钟信号TKQ发生转换，信号X_1Q和X_2Q具有相同的数值。因此，第一二元信号ERRQ将会是低电平。所以，XOR门输出的信号的宽度等于时钟CKQ和数据信号之间的相位差值。

如图5所示，第二信号发生器40用于产生第二二元信号ERRI，它与图5所示的第一信号发生器42构造相同。代替第一参考时钟信号CKQ，使用第二参考时钟CKI。因此，第二二元信号发生器输出的信号ERRI的长度对应于数据转换和参考时钟信号CKI转换之间的相位偏移。第二参考时钟CKI相对于第一参考时钟信号CKQ的相移为1/4f，其中f是第一参考时钟CKQ和第二参考时钟CKL的频率。

图6中，从上至下表示信号数据CKI，CKQ，X_1L和X_2L，RE，X_1Q，X_2Q和ERRQ。图6所示的信号DATA是由参考信号发生器40和42接收的数据信号的示例。DATA信号的转换与DATA时钟的上升沿同步。DATA时钟的频率是参考时钟CKI和CKQ频率的两倍。Tb表示DATA时钟的周期。参考时钟信号CKI和CKQ相对于彼此的相移是Tb/2。DATA信号的第一个上升沿发生在时钟CKI的高相位期间。所以锁存器L1的输出X_1L对于该DATA信号的转换是透明的。当参考时钟信号CKI是低电平(参考时钟信号CKI是高电平)时，第二D锁存器L2输出DATA信号。图6所示的ERRI的第一个信号脉冲的宽度等于DATA信号的第一个转换和参考时钟CKI的相邻的转换之间的时间距离。相应地，信号ERRQ的宽度等于DATA信号的转换和参考时钟CKQ的下一次转换之间的时间距离。图7表示在CKQ与DATA的转换同相的情况下，和图6相同的信号。在这种情况下，ERRI的信号脉冲的宽度等于Tb/2，信号脉冲ERRQ的宽度等于2*Tb。这是由于当数据向上转换时，CKQ向下转换，当数据向下转换时，CKQ向上转换。以上说明对于ERRI和ERRQ的第一个信号脉冲是正确的。请注意，经过AND门连接信号ERRI和ERRQ，产生信号ERRI’。ERRI’的前两个脉冲下的区域等于ERRQ的第一个信号脉冲下的区域的一半。所以，ERRQ-2*(ERRI and ERRQ)产生代表零相位差值的信号。该信号下的区域等于0。

图8表示图5所示的电路产生的信号的再一示例。在这种情况下，第一个数据转换发生在CKQ高相位和CKI高相位期间。CKQ的转换发生在CKI向下转换之前。被检测的相位差值等于DATA信号向上转换和CKQ向下转换之间的时间差值。所以，所示的ERRQ的信号脉冲的长度等于被检测的相位差值。通过AND门连接ERRI和ERRQ产生ERRQ。ERRQ-2(ERRI and ERRQ)产生-ERRQ。该方程在此情况下也成立。

图9表示本发明的第一实施例。图9的相位检测器包括图5所示的信号发生器40和42。该相位检测器还包括输出信号发生器44，用于输出信号Pd，该输出信号Pd代表被检测的相位差值。该输出信号发生器包括2个输入，分别连接至第一信号发生器(42)和第二信号发生器(40)的输出。该输出信号发生器44包括AND门，该AND门连接来自第一信号发生器和第二信号发生器的信号ERRI和ERRQ。ERRI’是该AND门的输出信号。该信号被输入至乘法器，该乘法器将该信号乘以2。该乘法器*2的输出被输入至加法单元SUM。该加法单元SUM从第一参考信号ERRQ中减去乘法器*2的输出，其中该第一参考信号也是该加法单元的输入。输出信号发生器44构成对应于方程PD＝ERRQ-2(ERRI and ERRQ)的逻辑电路。

图10表示在CKQ相对于数据时钟的相移是Tb/2的情况下不同的信号DATA，CKI，CKQ，ERRQ，ERRI’和PD。Tb代表数据时钟的周期。参见图10，时钟CKQ的边沿相对于数据信号的边沿落后Tb/2。CKI与数据信号同相。CKQ和CKI之间的相位差值是Tb/2。最终的相位差值脉冲PD是负的。这些脉冲的长度等于Tb/2。所以信号PD的长度代表参考时钟CKQ和数据时钟之间的相位差值。信号ERRQ和ERRI’是相同的。因此，输出Pd等于ERRQ-2*ERRI’，对应于信号ERRQ。

图11表示图9所示的电路产生的信号的再一示例。时钟CKQ的转换和信号数据的转换是同步的，即数据时钟与时钟CKQ同相。输出PD在+1和-1之间交替，且平均输出是0。PD在时间周期Tb上的积分等于0。当数据发送丢失时，输出将会是0。在这种情况下，数据信号的转换与CKQ的转换同步。

如果时钟CKQ提前，那么产生具有正平均值的当前输出PD，如图12所示。同样，当没有出现数据转换时，输出是0。图13表示根据本发明的相位检测器的第二实施例。图13所示的参考信号发生器40和42与图9所示的不同。异或门XOR被同或门NXOR代替。并且相位检测器的输出信号发生器中的AND门被NOR门代替。图13中，NOR门连接至参考信号发生器42的输出。连接至信号发生器42的输出的该NOR的2个输入相同。所以，该NOR门用作反相器。

图13的相位检测器和图9的相位检测器产生相同的输出PD。图9的输出PD由下述方程定义：

PD＝ERRQ-2(ERRQ×ERRI)                        (1)

PD＝(X_1QX_2Q)-2(X_1QX_2Q)x(X_1IX_2I)         (2)

$\mathrm{PD}=\mathrm{PD}=(X_{1Q}\⊕X_{2Q})-2*\stackrel{\‾}{\stackrel{\‾}{(X_{1I}\⊕X_{2I})}+\stackrel{\‾}{(X_{1Q}\⊕X_{2Q})}}---\left(3\right)$

图13的相位检测器刚好是方程(3)的逻辑实现。所以，图10至图12也代表图13的相位检测器产生的信号。

由于数字逻辑功能NXOR的具体实现，图13所示的2个NXOR电路具有差分输入和单端输出。相位检测器的输出PD将直接施加于环路滤波器。输出信号发生器44的减法电路可以基于线性放大器。锁相环路传递将具有0赫兹的有限幅值。所以，如果由图13的相位检测器实现该锁相环路，那么该锁相环路将具有大的静态相位误差。为了避免上述的缺陷，提出了本发明的第三实施例，如图14所示。

图14的相位检测器包括电荷泵。发生在图9和图13所示的乘法器和减法器中的乘法和减法现在发生在图14的输出信号发生器的电荷泵中。该方法的优点是类似于积分器的具有0赫兹有限幅值的环路传递。因此，静态相位误差将显著减小。输出信号发生器44的OR门具有单端输入和差分输出。差分型的电荷泵需要差分输出。产生2个信号UP和DOWN，用于差分驱动电荷泵。图14中的差分输出UP对应于图9中的信号ERRQ，差分输出DOWN对应于图9中的信号ERRI’。传递至电荷泵的电压差值被转换成相应的电流，并且该电流的乘法和减法由电荷泵执行。

图13和图14都包括“虚设”的OR门。该虚设的OR门在两种情况下都连接至第二参考信号发生器40的输出。该虚设的OR门是为了延迟第二参考信号发生器40的输出，使得第二参考信号发生器和第一参考信号发生器40和42产生的输出具有相同的延迟。

相位检测器也可以使用纯差分方法，这样的相位检测器的实施例如图15所示。该实施例完全基于差分XOR门和差分OR门。输出UP和输出DOWN还是逻辑方程(3)的实现。类似于图14的相位检测器，图15的相位检测器包括具有2个电流源的电荷泵。由UP信号控制的电流源比由down信号控制的电流源小两倍。这实现了图9和图13中的乘以2。

图16表示根据本发明的相位检测器的第五实施例。图16的相位检测器只包括XOR门和D锁存器。在差分实现中，相同的构造模块简化了该电路的布局。使用差分XOR的另一优势在于XOR的具体实现不需要堆叠晶体管(对于OR也一样)。当使用堆叠的晶体管时，需要源跟随器，结果导致逻辑门的幅值下降并且牺牲速度。这是具有AND门的任一实现的情况。

图16的相位检测器的特征在于电荷泵中的电流源是相同的且容易匹配。两个电流源提供电流I0。用于down信号的XOR门具有连接至逻辑0的输入，并且在该down信号的XOR门的输入处增加额外的虚设XOR。相位检测器的行为可以通过下述逻辑方程描述：

PD＝Up-Down                                  (4)

Down＝(X_1IX_2I)＝ERRI                       (5)

Up＝(X_1QX_2Q)(X_1IX_2I)＝ERRQERRI       (6)

方程(4)产生的输出信号与通过图9，13，14和15的相位检测器实现方程(1)输出的信号相同。

图17表示图16的相位检测器的8个不同的逻辑实现PD1至PD8。逻辑实现PD3对应于图16的相位检测器所选择的逻辑实现。PD3没有差分输入和差分输出，但是对于本领域技术人员来说，可以使用具有差分输入和差分输出的异或门是显而易见的。PD3中提供了输出DOWN和UP的异或门对应于图16中提供了输出DOWN和UP的异或门。PD3中标注I和Q的异或门分别对应具有输入X_1L和X_2L的异或门和具有输入X_1Q和X_2Q的异或门。由于图16中使用的虚设XOR门只是一个有益但不是必需的元件，所以在PD3中没有示出。或者，图17所示的其他逻辑实现连接至图16的电荷泵和D锁存器L1，L2，L3和L4。

图18A表示XOR门，可以用在前述本发明实施例之一中。图18的逻辑门具有第一差分输入A， A，第二差分输入B，B。该门的差分输出用Q， Q代表。图18的差分XOR门还包括8个晶体管M1，M2，M3，...，M8。并且，该XOR门具有3个电流源I01，I02，I03。电流源I01将晶体管M1，M2和M4接地。电流源I02将晶体管M3和M5接地，电流源I03将晶体管M5，M7和M8接地。每个输入A， A，B， B连接至晶体管M1，M2，M7和M8中的一个的栅极。电流源I01，I02和I03都具有相同的恒定电流I0。在晶体管M1至M8的尾端增加的电流源通过保证恒定电压Io*R来控制不稳定的温度和加工过程的偏差。R代表连接至差分输出Q， Q的电阻以及这些电阻的阻值。恒定电流源增加了对地的电源抑制，并提高了该正向电源供应中的恒定电源电流。在PLL-DCR结构中，这是很重要的优势，这是因为对共模信号来说，其他构造模块，例如电荷泵和VCO在构造时能够具有较小的限制。

图18B表示图18A的差分XOR门的逻辑表和XOR门输出的模拟值。逻辑状态之间的差分抖动是I0*R。I0*R代表差分输出Q， Q处的电压差值。图18A所示的共模电压VCOM被选择为与差分输入的共模具有一点差别。晶体管M3和M6连接至相同的电流源02，因此，在负输出中，总是存在恒定电流。

图19表示NXOR门，具有2个差分输入A， A和B，B以及单端输出Q。图19的NXOR门的每个差分输入都连接至图19所示的晶体管M1，M2，M5和M6中的一个的栅极。共模电压VCOM连接至图19所示的晶体管M3和M4的栅极。第一电流源I01连接至晶体管M1，M2和M3。第二电流源I02连接至晶体管M4，M5和M6。电流源I01和I02都具有相同的电流I0。当两个输入A’和B’都低时，需要晶体管M3和M4来保持电流源I01不饱和。

图20表示用于前述一个相位检测器中的差分OR门。图20的差分OR门包括2个差分输入A， A和B， B以及差分输出Q， Q。该差分OR门中具有8个晶体管M1至M8。输入A连接至晶体管M1的栅极，输入B连接至晶体管M2的栅极。晶体管M1和M2都连接至电流源I01。晶体管M3和M4的栅极，每个都被提供共模电压VCOM。这些晶体管的源极和漏极彼此连接。晶体管M1，M2，M3和M4，每个都连接至输出 Q。差分输入 A和 B连接至晶体管M7和M8的栅极。晶体管M6，M7和M8，每个都连接至电流源I03。晶体管M6在它的栅极具有共模电压VCOM。晶体管M5，M6，M7和M8，每个都连接至输出Q。图20B表示图20A的差分OR门的逻辑表。

图21表示也用于前述每个相位检测器中的OR门。图21的OR门有2个单端输入A和B以及差分输出Q， Q。图21的OR门中具有晶体管M1，M2和M3。晶体管M1和M2的栅极分别组成输入A和B。晶体管M1，M2和M3的每个尾端都连接至共同的电流源I0。共模电压VCOM组成晶体管M3的栅极。

图22表示相位频率检测器，包括相位检测器200和频率检测器210。图21中的相位检测器200对应于图16所示的相位检测器。图16所示的参考时钟CKL和CKQ分别对应图22所示的CKL/2和CKQ/2。频率检测器210具有2个参考时钟CKQ和CKL。频率检测器210的时钟CKQ和CKL是正交时钟，即它们具有相同的频率且它们之间的相移为T/4，其中T是时钟周期。参考时钟CKQ和CKL的频率f＝1/T对应数据时钟的频率。参考时钟CKL/2和CKQ/2也是2个正交时钟，该正交时钟的频率是数据时钟频率的一半。频率检测器210是具有三状态输出的全速率频率检测器。相位检测器是半速率相位检测器。分频器能够产生2个正交时钟CKI/2和CKQ/2，该2个正交时钟从两个全速率正交时钟CKQ和CKL中的一个导出。频率检测器210具有2个D锁存器L1和L2，这两个锁存器的差分输出连接至MUX。这种D锁存器和MUX的组合作为锁存器操作，并闭锁数据信号的UP转换和DOWN转换。所以，数据转换以全速对2个正交时钟信号CKI和CKQ进行采样。MUX的输出只在数据转换时更新，并在输出处保持转换之间的相同的误差。另外，D锁存器L3和L4以及另一个MUX组成类似的D锁存器和MUX的组合。图22所示的MUX的输出具有参考记号PD_Q和PD_I。该PD_Q输出对应于相位检测器的输出，而PD_I输出与PD_Q正交。DATA与CKQ(分别与CKI)之间的相位差值被转换成正或负量化信号。当该信号为正时，时钟将增加它的相位，当该信号为负时，时钟将减小它的相位。

Claims (8)

1、相位检测器，用于利用数据信号(DATA)来检测数据时钟(DATA-CLK)和参考时钟(REF-CLK)之间的相位差值，其中所述数据信号(DATA)的转换与所述数据时钟(DATA-CLK)的转换同步，并且所述数据时钟(DATA-CLK)与所述参考时钟(REF-CLK)具有相同的频率，所述相位检测器包括：

-第一信号发生器(42)，用于产生第一二元信号(ERRQ)，所述第一二元信号的脉冲宽度等于所述数据信号(DATA)的转换和与所述数据信号(DATA)的转换相邻的第一参考时钟信号(CKQ)的转换之间的第一时间差值(ΔT1)，其中所述第一信号发生器包括用于接收所述第一参考时钟信号(CKQ)的输入和用于接收所述数据信号(DATA)的输入，其中所述第一参考时钟(CKQ)的频率是所述参考时钟(REF-CLK)的频率的一半，且所述第一参考时钟与所述参考时钟同步，

-第二信号发生器(40)，用于产生第二二元信号(ERRI)，所述第二二元信号的脉冲宽度等于所述数据信号(DATA)的转换和与所述数据信号(DATA)的转换相邻的第二参考时钟信号(CKI)的转换之间的第二时间差值(ΔT2)，其中所述第二信号发生器(40)包括用于接收所述第二参考时钟(CKI)的输入和用于接收所述数据信号(DATA)的输入，

-输出信号发生器(44)，用于产生输出信号，所述输出信号代表所述数据时钟(DATA-CLK)和所述参考时钟(REF-CLK)之间的相位差值，其中所述输出信号等于ERRQ-2^*(ERRQ AND ERRI)，并且AND代表逻辑AND运算，或者所述输出等于(ERRQ XOR ERRI)-ERRI，其中XOR代表逻辑XOR运算。

2、如权利要求1所述的用于检测相位差值的相位检测器，其中所述第一信号发生器包括2个D锁存器，所述2个D锁存器都适用于接收所述数据信号(DATA)，所述第一信号发生器的所述2个D锁存器中的第一个适用于接收所述第一参考时钟信号，所述第一信号发生器的所述2个D锁存器中的第二个适用于接收经过反相的第一参考时钟。

3、如权利要求2所述的用于检测相位差值的相位检测器，其中所述第二信号发生器包括2个D锁存器，所述2个D锁存器都适用于接收所述数据信号(DATA)，所述第二信号发生器的所述2个D锁存器中的第一个适用于接收所述第二参考时钟，所述第二信号发生器的所述2个D锁存器中的第二个适用于接收经过反相的第二参考时钟。

4、如权利要求3或4所述的相位检测器，其中所述第一信号发生器或第二信号发生器的所述2个D锁存器输出的信号输出至XOR门或者输出至XNOR门。

5、如前述任一权利要求所述的用于检测相位差值的相位检测器，其中所述输出信号发生器(44)包括AND门，所述AND门具有2个输入和1个输出，所述AND门的输入接收所述第一二元信号(ERRQ)和所述第二二元信号(ERRI)，所述输出信号发生器(44)包括乘法器(^*2)，用于将所述AND门的输出乘以2，所述输出信号发生器(44)包括减法器(SUM)，用于从所述第一二元信号(ERRQ)中减去所述乘法器(^*2)的输出，所述减法器具有输出PD，所述PD代表所述相位检测器的输出。

6、如权利要求1至4中之一所述的相位检测器，其中所述输出信号发生器包括第一OR门(OR)，其中所述第一OR门(OR)的2个输入都连接至所述第一二元信号(ERRQ)，所述输出信号发生器包括第二OR门，其中所述第二OR门的第一输入连接至所述第一二元信号(ERRQ)，所述第二OR门的第二输入连接至所述第二二元信号(ERRI)，所述输出信号发生器包括电荷泵，该电荷泵连接至所述第一和第二OR门(OR)的输出，所述电荷泵适用于将所述第二OR门的输出乘以2，并从所述第一OR门的输出中减去所述乘法结果。

7、如权利要求1至4中之一所述的相位检测器，其中所述输出信号发生器包括第一XOR门，所述第一XOR门具有用于接收所述第一二元信号(ERRQ)的输入和用于接收所述第二二元信号(ERRI)的输入，所述输出信号发生器包括第二XOR门，所述第二XOR门具有用于接收所述第二二元信号(ERRI)的输入和用于接收逻辑0的输入，所述输出信号发生器(ERRQ)包括电荷泵，所述电荷泵适用于从所述第一XOR门的输出中减去所述第二XOR门的输出。

8、一种利用数据信号(DATA)来检测数据时钟(DATA-CLK)和参考时钟(REF-CLK)之间的相位差值的方法，其中所述数据信号(DATA)的转换与所述数据时钟(DATA-CLK)的转换同步，该方法包括步骤：

-接收第一参考时钟信号(CKQ)和第二参考时钟信号(CKI)，所述第一参考时钟信号和所述第二参考时钟信号具有相同的频率(f)，且所述频率(f)是所述参考时钟(REF-CLK)频率的一半，所述第一参考时钟信号(CKQ)和所述第二参考时钟信号(CKI)之间的相位差值等于1/(4f)，

-产生第一二元信号(ERRQ)，所述第一二元信号的脉冲宽度等于所述数据信号(DATA)的转换和与所述数据信号(DATA)的转换相邻的第一参考时钟信号(CKQ)的转换之间的第一时间差值(ΔT1)，

-产生第二二元信号(ERRI)，所述第二二元信号的脉冲宽度等于所述数据信号(DATA)的转换和与所述数据信号(DATA)的转换相邻的所述第二参考时钟信号(CKI)的转换之间的第二时间差值(ΔT2)，

-产生输出信号，所述输出信号代表所述数据时钟(DATA-CLK)和所述参考时钟(REF-CLK)之间的相位差值，其中所述输出信号等于ERRQ-2^*(ERRQ AND ERRI)，并且AND代表逻辑AND运算。

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