CN1841752A - 单次可程序化唯读记忆体及其制造方法 - Google Patents
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Abstract
本发明是有关于一种单次可程序化唯读记忆体及其制造方法。该种单次可程序化唯读记忆体，至少包括P型半导体基底、N型掺杂区、P型第一掺杂层、P型第二掺杂层、导电层、N型第一掺杂层与反熔丝层。其中，N型掺杂区设置于P型半导体基底中。P型第一掺杂层设置于P型半导体基底中，且位于N型掺杂区上。P型第二掺杂层为高掺杂浓度，其设置于N型掺杂区与该P型第一掺杂层之间，且P型第二掺杂层成条状，是作为位元线。导电层设置于P型半导体基底上，此导电层成条状且与P型第一掺杂层垂直交错。N型第一掺杂层设置于P型半导体基底中，且位于导电层与P型第一掺杂层之间，作为选择性的二极管元件。反熔丝层设置于导电层与N型第一掺杂层之间，利用电压崩溃与未崩溃的反熔丝层作为判别0与1的状态。
Description
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种单次可程序化唯读记忆体及其制造方法。
背景技术
当电脑微处理器(Microprocessor)的功能越来越强，软体所进行的程序与运算越来越庞大时，记忆体的需求也就越来越高。因此，如何制造容量大且便宜的记忆体以满足这种需求，便成了半导体制造商的一大课题。依据读/写功能的差异，记忆体可以简单的区分为两类：唯读记忆体(ReadOnly Memory；ROM)与随机存取记忆体。
由于唯读记忆体具有不因电源中断而丧失其中所储存的资料的非挥发(Non-Volatile)特性，因此许多电器产品中都必须具备此类记忆体，以维持电器产品开机时的正常操作。
依照资料存入的方式，唯读记忆体一般可以细分为罩幕式唯读记忆体(Mask ROM)、单次可程序唯读记忆体(One Time Programmable ROM；OPTROM)、可抹除可程序唯读记忆体(Erasable Programmable ROM；EPROM)、电子式可抹除可程序唯读记忆体(Electrically Erasable ProgrammableROM；EEPROM)等。其中，单次可程序唯读记忆体由于可在记忆体离开工厂后才写入资料，亦即可依照记忆体配置的环境由使用者写入资料，因此其较罩幕式唯读记忆体更为方便。
习知的一种单次可程序唯读记忆胞是由一个二极管与一反熔丝层所构成。此种单次可程序唯读记忆胞藉由反熔丝层是否崩溃，已判断在字元线与位元线之间是否连接有PN二极管，来达到储存数位资讯的目之。
举例来说，美国专利US 6,185,122号案揭露一种垂直堆叠的单次可程序唯读记忆体，其是在基底上交替堆叠多条长条状的导体，然后分别在上下相邻导体之间设置有一个二极管以及一个反熔丝层(Antifuse Layer)。二极管与反熔丝层即构成一个记忆胞。然而，在此专利中，PN二极管是由P型掺杂多晶硅层与N型掺杂多晶硅层所构成。由于多晶硅含有许多大小不一的晶粒(grain)，且又有晶粒边界的存在，所以PN接面特性并不一致，同时漏电路径也比较多。因此将材质为多晶硅的PN二极管应用在记忆元件上时，而容易造成各记忆胞特性不一致，且在逆向偏压下容易产生漏电。
发明内容
有鉴于此，本发明的目的就是在提供一种单次可程序化唯读记忆体及其制造方法，以改善记忆胞特性不一致，且在逆向偏压下容易漏电的问题。
本发明的再一目的是提供一种单次可程序化唯读记忆体及其制造方法，可以简化制程、提高元件集积度并降低制造成本。
本发明提出一种单次可程序化唯读记忆体，至少包括第一导电型半导体基底、第二导电型掺杂区、第一导电型的第一掺杂层、第一导电型的第二掺杂层、导电层、第二导电型的第一掺杂层与反熔丝层。其中，第二导电型掺杂区设置于第一导电型半导体基底中。第一导电型的第一掺杂层设置于第一导电型半导体基底中，且位于第二导电型掺杂区上。第一导电型的第二掺杂层设置于第二导电型掺杂区与第一导电型的第一掺杂层之间，且第一导电型的第二掺杂层成条状，是作为位元线。导电层设置于第一导电型半导体基底上，此导电层成条状且与第一导电型第一掺杂层垂直交错。第二导电型第一掺杂层设置于第一导电型半导体基底中，且位于导电层与第一导电型的第一掺杂层之间。反熔丝层设置于导电层与第二导电型的第一掺杂层之间。
在上述的单次可程序化唯读记忆体中，第一导电型为P型，则第二导电型为N型；第一导电型为N型，则第二导电型为P型。而且，在第二导电型第一掺杂层顶部具有一尖角。
此外，在上述的单次可程序化唯读记忆体中，更具备有设置于半导体基底上的一层间绝缘层。此层间绝缘层具有位于第二导电型第二掺杂层上方的一沟渠，且导电层设置于沟渠内，反熔丝层设置于层间绝缘层与导电层之间。
在上述单次可程序化唯读记忆体中，由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、绝缘层上有硅(SOI)半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。因此，利用此种PN(或NP)接面的单次可程序唯读记忆胞的特性也较为一致，且漏电量亦可降低，而可以增加元件效能。
而且，由于第二导电型的第一掺杂层成塔状，因此可以自动限制反熔丝层的崩溃区域，以呈现出良好的逻辑状态。而且，第二导电型的第一掺杂层的表面隆起而形成有尖角，而可以利用尖端放电的原理，使电荷集中在尖角处，使反熔丝层容易崩溃，而可以降低操作电压。
此外，本发明的单次可程序化唯读记忆体，由在结构简单，记忆胞尺寸为4F2，因此可以提高记忆体元件的集基度。而且，藉由改变反熔丝层的材质，可以控制记忆体的崩溃电压及元件效能。
本发明提出一种单次可程序化唯读记忆体的制造方法，首先提供第一导电型半导体基底，在第一导电型半导体基底中由表面往下依序形成有第二导电型的第一掺杂层、第一导电型的第一掺杂层、第一导电型的第二掺杂层与第二导电型掺杂区。接着，图案化第一导电型基底，以形成呈条状的第一导电型的第二掺杂层与呈块状的第一导电型的第一掺杂层、呈块状的第二导电型的第一掺杂层。然后，进行蚀刻制程，使呈块状的第二导电型的第一掺杂层顶部具有一尖角，之后并在第一导电型基底上完成反熔丝层的沉积或镀膜。接着，在反熔丝层上镀上一蚀刻终止层，并在蚀刻终止层上形成层间绝缘层后，图案化层间绝缘层以形成暴露蚀刻终止层的一沟渠，且沟渠与呈条状的第二导电型的第一掺杂层垂直交错。之后，移除沟渠所暴露的蚀刻终止层，并在沟渠中形成一导电层。
在上述的单次可程序化唯读记忆体的制造方法中，图案化第一导电型半导体基底，以形成呈条状的第一导电型的第二掺杂层与呈块状的第一导电型的第一掺杂层、呈块状的第二导电型的第一掺杂层的步骤如下，首先进行第一图案化制程，移除部分第二导电型的第一掺杂层、第一导电型的第一掺杂层、第一导电型的第二掺杂层，以暴露出第二导电型掺杂区，而形成呈条状的第二导电型的第一掺杂层、呈条状的第一导电型的第一掺杂层、呈条状的第一导电型的第二掺杂层。然后，进行第二图案化制程，移除部分第二导电型的第一掺杂层、第一导电型的第一掺杂层，以形成呈块状的第二导电型的第一掺杂层、呈块状的第一导电型的第一掺杂层。
在本发明的单次可程序化唯读记忆体的制造方法中，在半导体基底中形成图案化的NPN(或PNP)结构，然后使用两道微影蚀刻制程以定义出位元线与硅塔状物，而形成隔离的PN(或NP)二极管与位元线。由在PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。而且，由在记忆胞结构简单，所需要的光罩数目较少，因此记忆体的成本可以降低。
而且，由在第二导电型的第一掺杂层成塔状，因此可以限制反熔丝层的崩溃区域，以呈现出良好的逻辑状态。此外，利用蚀刻制程，使第二导电型的第一掺杂层的表面形成有尖角，而可以利用尖端放电的原理，使电荷集中在尖角处，使反熔丝层容易崩溃，而可以降低操作电压。
此外，在本发明的单次可程序化唯读记忆体的制造方法中，由于此用自行对准的概念，而在字元线与位元线之间形成记忆胞结构，所需要的光罩数少，而且采用自行对准概念制作出来的记忆胞尺寸较小，可以提高记忆体元件的集积度。
此外，藉由改变反熔丝层的材质，可以控制记忆体的崩溃电压及元件效能。而且，在分隔出PN(或NP)二极管结构后，才形成反熔丝层，因此反熔丝层的材质较容易改变。此外，在反熔丝层上形成有蚀刻终止层，此蚀刻终止层与反熔丝层具有不同的蚀刻选择性，因此可以保持反熔丝层的厚度。
另外，记忆胞的崩溃电压可由反熔丝层的厚度决定，而反熔丝层的厚度是由沈积制程决定的，并不是由蚀刻制程及化学机械研磨制程来决定，亦即制程裕度(Process window)不会受到蚀刻制程及化学机械研磨制程影响，因此具有较大的制程裕度。
本发明提出另一种单次可程序化唯读记忆体的制造方法，首先提供第一导电型半导体基底，在第一导电型半导体基底中由表面往下依序形成有第二导电型的第一掺杂层、第一导电型的第一掺杂层、第一导电型的第二掺杂层与第二导电型掺杂区。接着，图案化第一导电型半导体基底，以形成呈条状的第一导电型的第二掺杂层、呈块状的第一导电型的第一掺杂层与呈块状的第二导电型的第一掺杂层，并在第一导电型半导体基底上形成层间绝缘层。然后，图案化层间绝缘层以形成暴露第二导电型的第一掺杂层的一沟渠，且沟渠与呈条状的第二导电型第一掺杂层垂直交错，并在沟渠底部与侧壁形成反熔丝层。之后，在沟渠中形成导电层。
在上述的单次可程序化唯读记忆体的制造方法中，图案化第一导电型半导体基底，以形成呈条状的第一导电型的第二掺杂层与呈块状的第一导电型的第一掺杂层、呈块状的第二导电型的第一掺杂层的步骤如下，首先进行第一图案化制程，移除部分第二导电型的第一掺杂层、第一导电型的第一掺杂层、第一导电型的第二掺杂层，以暴露出第二导电型掺杂区，而形成呈条状的第二导电型的第一掺杂层、呈条状的第一导电型的第一掺杂层、呈条状的第一导电型的第二掺杂层。然后，进行第二图案化制程，移除部分第二导电型的第一掺杂层、第一导电型的第一掺杂层，以形成呈块状的第二导电型的第一掺杂层、呈块状的第一导电型的第一掺杂层。
在上述的单次可程序化唯读记忆体的制造方法中，图案化第一导电型基底的步骤后与在第一导电型基底上形成层间绝缘层的前，更包括进行蚀刻制程，使呈块状的第二导电型的第一掺杂层顶部具有一尖角。
在本发明的单次可程序化唯读记忆体的制造方法中，在基底中形成图案化的NPN(或PNP)结构，然后使用两道微影蚀刻制程以定义出位元线与硅塔状物，而形成隔离的单晶硅PN(或NP)二极管与位元线。由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。而且，由于记忆胞结构简单，所需要的光罩数目较少，因此记忆体的成本可以降低。
此外，定义出字元线图案(沟渠)后，才形成反熔丝层，因此反熔丝层的材质较容易改变，且厚度并不会受到蚀刻制程影响。而且，藉由改变反熔丝层的材质，可以控制记忆体的崩溃电压及元件效能。
另外，记忆胞的崩溃电压可由反熔丝层的厚度决定，而反熔丝层的厚度是由沈积制程决定的，并不是由蚀刻制程及化学机械研磨制程来决定，亦即制程裕度(Process window)不会受到蚀刻制程及化学机械研磨制程影响，因此具有较大的制程裕度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下
附图说明
图1A是本发明第一实施例的单次可程序化唯读记忆体的立体结构示意图。
图1B及图1C为分别是图1A中A-A’线的剖面图及B-B’线的剖面图。
图1D是本发明的单次可程序化唯读记忆体的等效电路示意图。
图2A至图9A、图2B至图9B为分别是图1A中A-A’线的制程剖面图及B-B’线的制程剖面图。
图10A是本发明第二实施例的单次可程序化唯读记忆体的立体结构示意图。
图10B及图10C为分别是图10A中A-A’线的剖面图及B-B’线的剖面图。
图11A至图12A、图11B至图12B为分别是图10A中A-A’线的制程剖面图及B-B’线的制程剖面图。
图13A是本发明第三实施例的单次可程序化唯读记忆体的立体结构示意图。
图13B及图13C为分别是图13A中A-A’线的剖面图及B-B’线的剖面图。
图14A至图16A、图14B至图16B为分别是图13A中A-A’线的制程剖面图及B-B’线的制程剖面图。
100：半导体基底 102：N型掺杂区
103：P型掺杂区 104：P型掺杂层
104a：P+掺杂区 104b：P掺杂区
105：N型掺杂区 106、106a：N型掺杂层
107、111、115：光阻层 108、108a：反熔丝层
109、113、118：沟渠 110：蚀刻终止层
112：层间绝缘层 112a：硼磷硅玻璃层
112b：氧化硅层 114：导电层
116：尖角 120：保护层
具体实施方式
第一实施例
图1A是本发明第一实施例的单次可程序化唯读记忆体的立体结构示意图。图1B及图1C为分别是图1A中A-A’线的剖面图及B-B’线的剖面图。图1D是本发明的单次可程序化唯读记忆体的等效电路示意图。
请参阅图1A至图1C，本发明的单次可程序化唯读记忆体至少是由P型半导体基底100、N型掺杂区102、P型掺杂层104、N型掺杂层106、反熔丝层108、蚀刻终止层110、层间绝缘层112、导电层114所构成。
N型掺杂区102，设置于P型半导体基底100中。P型掺杂层104，设置于P型半导体基底100中，且位于N型掺杂区102上，此P型掺杂层104是成条状。而且，P型掺杂层104中例如是由P+掺杂区104a与P掺杂区104b所构成。P+掺杂区104a的掺质浓度较P掺杂区104b大，且P+掺杂区104a的掺质植入深度亦较P掺杂区104b深。P掺杂区104b是作为二极管的P型区，P+掺杂区104a是作为位元线。
导电层114设置于P型半导体基底100上，此导电层114成条状且与P型掺杂层104交错，此导电层114是作为字元线。导电层114的材质包括半导体、掺杂多晶硅或金属(例如是钨、铜)。
N型掺杂层106例如是设置于P型半导体基底100中，且位于导电层114与P型掺杂层104之间。N型掺杂层106例如是成塔状(Tower Shape)，且其表面隆起而形成有一尖角116。而N型掺杂层106与P型掺杂层104的P掺杂区104b构成PN二极管。由于N型掺杂层106成塔状，因此可以限制反熔丝层108的崩溃区域，以呈现出良好的逻辑状态。而且，N型掺杂层106的表面隆起而形成有尖角116，而可以利用尖端放电的原理，使电荷集中在尖角116处，使反熔丝层108容易崩溃，而可以降低操作电压。
反熔丝层108例如是设置于导电层114与N型掺杂层106之间。反熔丝层108的材质例如为氧化硅，当然也可以是高介电常数(介电常数大于4)材料，包括氧化铝或氧化铪。藉由适当的选择反熔丝层108的材质，可以控制记忆体的崩溃电压及元件效能。举例来说，选用氧化铝作为反熔丝层108的材质，则可以降低崩溃电压，且因为可以使用较厚的氧化铝，其绝缘特性将更好且晶片之间电性飘移的程度可以降低。而PN二极管与反熔丝层108构成一个单次可程序化唯读记忆胞。藉由反熔丝层108是否崩溃，已判断在字元线与位元线之间是否连接有PN二极管，来达到除储存数位资讯的目之。举例来说，反熔丝层108崩溃，则字元线与位元线之间的感测电流Isens较大，则该记忆胞呈现逻辑“0”；相反的，反熔丝层108为崩溃，则字元线与位元线之间的感测电流Isens较小，则该记忆胞呈现逻辑“1”。
层间绝缘层112，设置于半导体基底100上，此层间绝缘层112具有沟渠118位于N型掺杂层106上方，且导电层114设置于沟渠118内，反熔丝层108设置于层间绝缘层112与导电层114之间。在本实施例中，层间绝缘层112例如是由一层硼磷硅玻璃层112a与利用电浆增强化学气相沈积法，并以四乙基邻硅酸酯(tetra-ethyl-ortho-silicate)为反应气体源形成的一层氧化硅层112b所构成。层间绝缘层112也可以是单层结构，其材质也可以是其他用于半导体制程的绝缘材料。
蚀刻终止层110设置于反熔丝层108上，其材质包括与反熔丝层108具有不同蚀刻选择性者，例如是氮化硅等。在本实施例中，藉由于反熔丝层108上设置蚀刻终止层110，可以避免于层间绝缘层112中形成沟渠118时，使反熔丝层108受到损害，而影响晶片与晶片之间元件效能的差异。
在上述单次可程序化唯读记忆体中，由于PN二极管是形成在半导体基底100中，由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。因此，利用此种PN接面的单次可程序唯读记忆胞的特性也较为一致，且漏电量亦可降低，而可以增加元件效能。
而且，由于N型掺杂层106成塔状，因此可以限制反熔丝层108的崩溃区域，以呈现出良好的逻辑状态。而且，N型掺杂层106的表面隆起而形成有尖角116，而可以利用尖端放电的原理，使电荷集中在尖角116处，使反熔丝层108容易崩溃，而可以降低操作电压。
此外，本发明的单次可程序化唯读记忆体，由于结构简单，记忆胞尺寸为4F2，因此可以提高记忆体元件的集基度。而且，藉由改变反熔丝层108的材质，可以控制记忆体的崩溃电压及元件效能。
另外，上述单次可程序化唯读记忆体中，是以在P型基底中形成NPN结构为例作说明，当然本发明的单次可程序化唯读记忆体，也可以在N型基底中形成PNP结构。
接着，请参阅图1D所是本发明的单次可程序化唯读记忆体的等效电路示意图，说明单次可程序化唯读记忆体的操作方法。
本发明的单次可程序化唯读记忆体是以3×3个记忆胞为例作说明。如图1D所示，三条平行的字元线WL1～WL3跨过三条平行的位元线BL1～BL3。而且，分别在字元线WL1～WL3与位元线BL1～BL3交错处形成有记忆胞Q1～Q9。各个记忆胞分别是由一PN二极管与一电阻所构成。
在下述说明中，是以程序化或读取记忆胞Q5为例作说明。本发明的单次可程序化唯读记忆体的一种程序化方法，在进行程序化时，在选定的字元线WL2施加小于0的偏压，例如是小于-5伏特的偏压，非选定的字元线WL1、WL3浮置；选定的位元线BL2施加大于0的偏压，例如是大于5伏特的偏压，非选定的位元线BL1、BL3浮置。于是选定记忆胞Q5产生崩溃，而定义成数位资讯“0”；非选定记忆胞Q1～Q4、Q6～Q9未产生崩溃，而定义成数位资讯“1”。
本发明的单次可程序化唯读记忆体的再一种程序化方法，则是于选定的字元线WL2施加小于0的偏压，例如是小于-5伏特的偏压，非选定的字元线WL1、WL3接地；选定的位元线BL2施加大于0的偏压，例如是大于5伏特的偏压，非选定的位元线BL1、BL3施加小的负偏压，例如是-2伏特的偏压。于是选定记忆胞Q5产生崩溃，而定义成数位资讯”0”；非选定记忆胞Q1～Q4、Q6～Q9未产生崩溃，而定义成数位资讯“1”。
本发明的单次可程序化唯读记忆体的又一种程序化方法，则是于选定的字元线WL2接地，非选定的字元线WL1、WL3浮置；选定的位元线BL2施加大于0的偏压，例如是大于10伏特的偏压，非选定的位元线BL1、BL3接地。于是选定记忆胞Q5产生崩溃，而定义成数位资讯“0”；非选定记忆胞Q1～Q4、Q6～Q9未产生崩溃，而定义成数位资讯“1”。
本发明的单次可程序化唯读记忆体的读取方法，则是于选定的字元线WL2接地，非选定的字元线WL1、WL3浮置；选定的位元线BL2施加，例如是3.3伏特的偏压，非选定的位元线BL1、BL3接地。藉由读取出的感测电流Isens以判断记忆胞为“0”还是“1”。若记忆胞为“0”状态，则记忆胞崩溃，感测电流Isens较大；若记忆胞为“1”状态，则记忆胞未崩溃，感测电流Isens较小。
接着，说明本发明的单次可程序化唯读记忆体的制造方法。图2A至图9A、图2B至图9B为分别是图1A中A-A’线的制程剖面图及B-B’线的制程剖面图。
请参阅图2A及图2B，提供一半导体基底100，例如是P型半导体基底。然后在此半导体基底100中，形成一N型掺杂区102。此N型掺杂区102的形成方法例如是离子植入法，植入的掺质包括砷、磷或氮，植入剂量例如是5×1017/cm3，植入深度例如是2500埃。
然后，在N型掺杂区102上形成P型掺杂区103。而且，P型掺杂区103中例如是由P+掺杂区104a与P掺杂区104b所构成。P+掺杂区104a的掺质浓度较P掺杂区104b大，且P+掺杂区104a的掺质植入深度亦较P掺杂区104b深。P掺杂区104b是作为二极管的P型区，P+掺杂区104a是作为位元线。此P+掺杂区104a与P掺杂区104b的形成方法例如是离子植入法，植入的掺质包括硼或二氟化硼，植入剂量例如分别是7×1019/cm3及5×1018/cm3。
接着，在P型掺杂区103上形成N型掺杂区105。此N型掺杂区105的形成方法例如是离子植入法，植入的掺质包括砷、磷或氮，植入剂量例如是5×1018/cm3，植入深度例如是500埃。
之后，进行一回火制程，使植入的掺质趋入半导体基底100中，以活化N型掺杂区105、P型掺杂区103(P掺杂区104b与P+掺杂区104a)与N型掺杂区102。此回火制程的温度例如是1000℃。
请参阅图3A及图3B，在半导体基底100上形成一层图案化的光阻层107，此图案化的光阻层107例如是呈条状布局，往Y方向(如图1A所示)延伸。接着，以此图案化光阻层107为罩幕，进行蚀刻制程，移除部分半导体基底100直到至少暴露出N型掺杂区102的表面，并形成沟渠109。在蚀刻制程后，P型掺杂区103被沟渠109分隔成条状而形成P型掺杂层104。在本实施例中，蚀刻深度例如是2000埃左右，而在半导体基底100中形成由厚度500埃的N型掺杂区102、厚度500埃的P掺杂区104b、厚度500埃的P+掺杂区104a及厚度500埃的N型掺杂区105构成的堆叠结构。在此蚀刻制程中所使用的蚀刻气体例如是含氯、氯化氢或溴的蚀刻气体。
请参阅图4A及图4B，移除图案化光阻层107后，进行另一蚀刻制程，移除部分N型掺杂区105，而使N型掺杂区105的表面具有一尖角116。在此蚀刻制程中所使用的蚀刻气体例如是含氯、氯化氢或溴的蚀刻气体。藉由控制蚀刻气体的流量、比例或压力而可以使N型掺杂区105具有尖角116。
请参阅图5A及图5B，在半导体基底100上形成另一层图案化的光阻层111，此图案化的光阻层111例如是呈条状布局，往X方向(如图1A所示)延伸。接着，以此图案化光阻层111为罩幕，进行蚀刻制程，移除部分半导体基底100直到至少暴露出P型掺杂层104的表面，并形成沟渠113。在蚀刻制程后，N型掺杂区105被沟渠109及沟渠111分隔成彼此隔离的块状N型掺杂层106。在本实施例中，蚀刻深度例如是750埃左右。在此蚀刻制程中所使用的蚀刻气体例如是含氯、氯化氢或溴的蚀刻气体。
请参阅图6A及图6B，移除图案化光阻层111后，在半导体基底100上依序形成一层反熔丝层108、一层蚀刻终止层110及层间绝缘层112。反熔丝层108的形成方法例如是化学气相沈积法。此反熔丝层108的材质例如是氧化硅，其厚度例如是100埃。当然，反熔丝层108的材质也可以是高介电常数(介电常数大于4)材料，包括氮化硅、氮氧化硅、氧化铝或氧化铪。蚀刻终止层110的形成方法例如是化学气相沈积法。此蚀刻终止层110的材质包括与反熔丝层108的材质具有不同蚀刻选择性者。蚀刻终止层110的材质例如是氮化硅，其厚度例如是100埃。层间绝缘层112例如是由一层硼磷硅玻璃层112a与一层氧化硅层112b所构成。其中硼磷硅玻璃层112a的厚度例如是2000埃；氧化硅层112b的厚度例如是2000埃。层间绝缘层112的形成方法例如是先以化学气相沈积法形成厚度例如是4000埃的一层硼磷硅玻璃材料层后，进行一平坦化制程，移除2000埃的硼磷硅玻璃材料层，而形成为厚度2000埃、且具有平坦表面的硼磷硅玻璃层112a，然后再利用电浆增强化学气相沈积法，并以四乙基邻硅酸酯(tetra-ethyl-ortho-silicate)为反应气体源，在硼磷硅玻璃层112a上形成厚度200埃的氧化硅层112b。移除平坦化硼磷硅玻璃材料层的方法例如是化学机械研磨法。当然，层间绝缘层112也可以是单层结构，其材质也可以是其他用于半导体基底制程的绝缘材料。
请参阅图7A及图7B，在层间绝缘层112上形成一层图案化光阻层115，此图案化的光阻层115例如是呈条状布局，往X方向(如图1A所示)延伸。接着，以此图案化光阻层115为罩幕，进行蚀刻制程，移除部分层间绝缘层112以形成沟渠118。其中，沟渠118位于N型掺杂层106上方。在此蚀刻制程中，由于蚀刻终止层110与层间绝缘层112具有不同的蚀刻选择性，因此蚀刻会停止在蚀刻终止层110。
请参阅图8A及图8B，以图案化光阻层115为罩幕，移除沟渠118所暴露的部分蚀刻终止层110，直到暴露出反熔丝层108。移除部分蚀刻终止层110的方法例如是湿式蚀刻法，当蚀刻终止层110的材质为氮化硅时，是以热磷酸作为蚀刻液。由于蚀刻终止层110与反熔丝层108具有不同的蚀刻选择性，因此反熔丝层108的厚度不会因蚀刻而变化太大，于是反熔丝层108的厚度可以得到良好的控制。在移除部分蚀刻终止层110时，亦有少量的层间绝缘层112被移除，而使沟渠118变大。而且，在此蚀刻制程中，移除蚀刻终止层110使反熔丝层108的顶角周围完全暴露出来，以便于利用反熔丝层108的厚度来控制崩溃电压。之后移除图案化光阻层115。
请参阅图9A及图9B，在沟渠118中形成导电层114。此导电层的材质包括掺杂半导体、掺杂多晶硅、金属材料(例如铜、钨)。导电层114的形成方法例如是先于半导体基底100上形成填满沟渠118的一层导体材料层(未是)，接着移除沟渠118以的导体材料层而形成之。移除沟渠118以外的导体材料层的方法例如是回蚀刻法或化学机械研磨法。之后，在半导体基底100上形成一层保护层120。此保护层120的材质例如是氮化硅或氧化硅，其形成方法例如是化学气相沈积法。后续制程为习知技术者所周知，在此不再赘述。
在本发明的单次可程序化唯读记忆体的制造方法中，在半导体基底100中形成图案化的NPN结构，然后使用两道微影蚀刻制程以定义出位元线与硅塔状物，而形成隔离的PN二极管与位元线。由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅、半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。而且，由于记忆胞结构简单，所需要的光罩数目较少，因此记忆体的成本可以降低。
而且，由于N型掺杂层106成塔状，因此可以限制反熔丝层108的崩溃区域，以呈现出良好的逻辑状态。此外，利用蚀刻制程，使N型掺杂层106的表面形成有尖角116，而可以利用尖端放电的原理，使电荷集中在尖角116处，使反熔丝层108容易崩溃，而可以降低操作电压。
此外，本发明的单次可程序化唯读记忆体的制造方法中，由于此用自行对准的概念，而于字元线与位元线之间形成记忆胞结构，所需要的光罩数少，而且采用自行对准概念制作出来的记忆胞尺寸较小，可以提高记忆体元件的集积度。
此外，藉由改变反熔丝层108的材质，可以控制记忆体的崩溃电压及元件效能。而且，在分隔出PN二极管结构后，才形成反熔丝层108，因此反熔丝层108的材质较容易改变。此外，在反熔丝层108上形成有蚀刻终止层110，此蚀刻终止层110与反熔丝层108具有不同的蚀刻选择性，因此可以保持反熔丝层108的厚度。
另外，记忆胞的崩溃电压可由反熔丝层108的厚度决定，而反熔丝层108的厚度是由沈积制程决定的，并不是由蚀刻制程及化学机械研磨制程来决定，亦即制程裕度(Process window)不会受到蚀刻制程及化学机械研磨制程影响，因此具有较大的制程裕度。
第二实施例
图10A是本发明第二实施例的单次可程序化唯读记忆体的立体结构示意图。图10B及图10C为分别是图10A中A-A’线的剖面图及B-B’线的剖面图。在图10A至图10C中，构件与图1A至图1C相同者，给予相同的标号，并省略其说明。在此只针对本实施例与第一实施例的不同点。
请参阅图10A至图10C，本实施例并未直接依序于半导体基底100上设置反熔丝层108与蚀刻终止层110(如图1A至图1C所示)，而是直接于半导体基底100上设置层间绝缘层112。此绝缘层112具有沟渠118直接暴露出N型掺杂层106。反熔丝层118a设置于沟渠118内，且覆盖沟渠118侧壁与底部。导电层114设置于反熔丝层108a上并填满沟渠118。
在上述单次可程序化唯读记忆体中，由于PN二极管是形成在半导体基底100中，由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。
而且，由于N型掺杂层106成塔状，因此可以限制反熔丝层108a的崩溃区域，以呈现出良好的逻辑状态。而且，N型掺杂层106的表面隆起而形成有尖角116，而可以利用尖端放电的原理，使电荷集中在尖角116处，使反熔丝层108a容易崩溃，而可以降低操作电压。
此外，本实施例与第一实施例相比，由于结构更简单，因此制程更容易而可以降低成本。而且，藉由改变反熔丝层108a的材质，可以控制记忆体的崩溃电压及元件效能。
另外，上述单次可程序化唯读记忆体中，是以在P型半导体基底中形成NPN结构为例作说明，当然本发明的单次可程序化唯读记忆体，也可以在N型半导体基底中形成PNP结构。
接着，说明第二实施例的单次可程序化唯读记忆体的制造方法。图11A至图12A、图11B至图12B为分别是图10A中A-A’线的制程剖面图及B-B’线的制程剖面图。
图11A及图11B是接续于第一实施例的图5A及图5B之后的制程。图11A及图11B的前的制程与第一实施例的图2A及图2B至图5A及图5B的制程相同，在此不再赘述。
请参阅图11A及图11B，移除图案化光阻层111后，在半导体基底100上一层层间绝缘层112。层间绝缘层112可以是如第一实施例的双层结构也可以是单层结构或多层结构，其材质可以是任何用于半导体制程的绝缘材料。然后，在层间绝缘层112中形成暴露N型掺杂层106的沟渠118，此沟渠118例如是呈条状布局，在X方向(如图10A所示)上延伸。在此蚀刻制程中，N型掺杂层106表面的尖角会因蚀刻制程而稍微钝化。
请参阅图12A及图12B，在沟渠118内(沟渠118底部及侧壁)形成反熔丝层108a后，在半导体基底100上形成填满沟渠118的导电层114。反熔丝层108a及导电层114的形成方法例如是先以化学气相沈积法于半导体基底100上形成未填满沟渠118的一层介电材料层后，在半导体基底100上形成填满沟渠118的导体材料层，接着利用化学机械研磨法移除沟渠118以外的介电材料层与导体材料层而形成之。后续制程为习知技术者所周知，在此不再赘述。
在本发明的单次可程序化唯读记忆体的制造方法中，由于定义出字元线图案(沟渠118)后，才形成反熔丝层108a，因此反熔丝层108a的材质较容易改变，且厚度并不会受到蚀刻制程影响。而且，藉由改变反熔丝层108a的材质，可以控制记忆体的崩溃电压及元件效能。
此外，记忆胞的崩溃电压可由反熔丝层108a的厚度决定，而反熔丝层108a的厚度是由沈积制程决定的，并不是由蚀刻制程及化学机械研磨制程来决定，亦即制程裕度(Process window)不会受到蚀刻制程及化学机械研磨制程影响，因此具有较大的制程裕度。
另外，本实施例与第一实施例相比，由于不需要形成蚀刻终止层，因此制程更简便而可以降低成本。
第三实施例
图13A是本发明第三实施例的单次可程序化唯读记忆体的立体结构示意图。图13B及图13C为分别是图13A中A-A’线的剖面图及B-B’线的剖面图。在图13A至图13C中，构件与图1A至图1C相同者，给予相同的标号，并省略其说明。在此只针对本实施例与第一实施例、第二实施例的不同点。
请参阅图13A至图13C，在本实施例中，N型掺杂层106a并未形成有尖角，而具有平坦的表面。
在上述单次可程序化唯读记忆体中，由于PN二极管是形成在半导体基底100中，其材质为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，，因此所形成的PN接面的性质较为一致，且在逆向偏压下的漏电亦可减少。因此，利用此种PN接面的单次可程序唯读记忆胞的特性也较为一致，且漏电量亦可降低，而可以增加元件效能。
而且，本实施例与第一实施例、第二实施例相比，由于结构更简单，因此制程更容易而可以降低成本。而且，藉由改变反熔丝层108a的材质，可以控制记忆体的崩溃电压及元件效能。
另外，上述单次可程序化唯读记忆体中，是以在P型半导体基底中形成NPN结构为例作说明，当然本发明的单次可程序化唯读记忆体，也可以在N型半导体基底中形成PNP结构。
接着，说明第三实施例的单次可程序化唯读记忆体的制造方法。图14A至图16A、图14B至图16B为分别是图13A中A-A’线的制程剖面图及B-B’线的制程剖面图。
图14A及图14B是接续于第一实施例的图3A及图3B之后的制程。图14A及图14B的前的制程与第一实施例的图2A及图2B至图3A及图3B的制程相同，在此不再赘述。
请参阅图14A及图14B，移除图案化光阻层107后，在半导体基底100上形成另一层图案化的光阻层111，此图案化的光阻层111例如是呈条状布局，在X方向(如图13A所示)上延伸。接着，以此图案化光阻层111为罩幕，进行蚀刻制程，移除部分半导体基底100直到至少暴露出P型掺杂层104的表面，并形成沟渠113。在蚀刻制程后，N型掺杂区105被沟渠109及沟渠111分隔成彼此隔离的块状N型掺杂层106a。此N型掺杂层106a具有平坦的表面。
请参阅图15A及图15B，移除图案化光阻层111后，在半导体基底100上一层层间绝缘层112。层间绝缘层112可以是如第一实施例的双层结构也可以是单层结构或多层结构，其材质可以是任何用于半导体基底制程的绝缘材料。然后，在层间绝缘层112中形成暴露N型掺杂层106a的沟渠118，此沟渠118例如是呈条状布局，在X方向(如图13A所示)延伸。
请参阅图16A及图16B，在沟渠118内(沟渠118底部及侧壁)形成反熔丝层108a后，在半导体基底100上形成填满沟渠118的导电层114。反熔丝层108a及导电层114的形成方法例如是先以化学气相沈积法于半导体基底100上形成未填满沟渠118的一层介电材料层后，在半导体基底100上形成填满沟渠118的导体材料层，接着利用化学机械研磨法移除沟渠118以外的介电材料层与导体材料层而形成之。后续制程为习知技术者所周知，在此不再赘述。
在本发明的单次可程序化唯读记忆体的制造方法中，在半导体基底100中形成图案化的NPN结构，然后使用两道微影蚀刻制程以定义出位元线与硅塔状物，而形成隔离的PN二极管与位元线。由于PN(或NP)二极管是形成在同一层的半导体基底中，其材质可为成长的单晶硅半导体基底、多晶硅结晶的具结晶硅半导体基底、SOI半导体基底，因此所形成的PN(或NP)接面的性质较美国专利US 6,185,122号案一致，且在逆向偏压下的漏电比起多晶硅二极管在数量级上低得多。而且，由于记忆胞结构简单，所需要的光罩数目较少，因此记忆体的成本可以降低。
而且，本发明的单次可程序化唯读记忆体的制造方法中，由于此用自行对准的概念，而于字元线与位元线之间形成记忆胞结构，所需要的光罩数少，而且采用自行对准概念制作出来的记忆胞尺寸较小，可以提高记忆体元件的集积度。
此外，定义出字元线图案(沟渠118)后，才形成反熔丝层108a，因此反熔丝层108a的材质较容易改变，且厚度并不会受到蚀刻制程影响。而且，藉由改变反熔丝层108a的材质，可以控制记忆体的崩溃电压及元件效能。
另外，记忆胞的崩溃电压可由反熔丝层108的厚度决定，而反熔丝层108的厚度是由沈积制程决定的，并不是由蚀刻制程及化学机械研磨制程来决定，亦即制程裕度(Process window)不会受到蚀刻制程及化学机械研磨制程影响，因此具有较大的制程裕度。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的中请专利范围所界定者为准。
Claims (27)
1、一种单次可程序化唯读记忆体，其特征在于其包括：
一第一导电型半导体基底；
一第二导电型掺杂区，设置于该第一导电型半导体基底中；
一第一导电型第一掺杂层，设置于该第一导电型半导体基底中，且位于该第二导电型掺杂区上；
一第一导电型第二掺杂层，设置于该第二导电型掺杂区与该第一导电型第一掺杂层之间，且该第一导电型第二掺杂层成条状，是作为位元线；
一导电层，设置于该第一导电型半导体基底上，该第一导电层成条状且与该第一导电型第一掺杂层交错；
一第二导电型第一掺杂层设置于该第一导电型半导体基底中，且位于该导电层与该第一导电型第一掺杂层之间；以及
一反熔丝层，设置于该导电层与该第二导电型第一掺杂层之间。
2、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的第一导电型为P型；且该第二导电型为N型。
3、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的第一导电型为N型；且该第二导电型为P型。
4、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的第二导电型第一掺杂层顶部具有一尖角。
5、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的反熔丝层的材质包括氧化硅。
6、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的反熔丝层的材质包括介电常数大于4的高介电常数材料。
7、根据权利要求6所述的单次可程序化唯读记忆体，其特征在于其中所述的反熔丝层的材质包括氮化硅、氮氧化硅、氧化铝与氧化铪其中的一。
8、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的导电层的材质包括导电掺杂半导体、掺杂多晶硅与金属材料的其中的一。
9、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其中所述的第一导电型第二掺杂层的掺质浓度大于该第一导电型第一掺杂层的掺质浓度。
10、根据权利要求1所述的单次可程序化唯读记忆体，其特征在于其更包括：
一层间绝缘层，设置于该半导体基底上，该层间绝缘层具有位于该第二导电型第一掺杂层上方的一沟渠，且该导电层设置于该沟渠内，该反熔丝层设置于该层间绝缘层与该导电层之间。
11、一种单次可程序化唯读记忆体的制造方法，其特征在于其包括：
提供一第一导电型半导体基底，在该第一导电型半导体基底中由表面往下依序形成有一第二导电型第一掺杂层、一第一导电型第一掺杂层、一第一导电型第二掺杂层与一第二导电型掺杂区；
图案化该第一导电型半导体基底，以形成呈条状的该第一导电型第二掺杂层、呈块状的该第一导电型第一掺杂层与呈块状的该第二导电型第一掺杂层；
进行一蚀刻制程，使呈块状的该第二导电型第一掺杂层顶部具有一尖角；
在该第一导电型基底上形成一反熔丝层；
在该反熔丝层上形成一蚀刻终止层；
在该蚀刻终止层上形成一层间绝缘层；
图案化该层间绝缘层以形成暴露该蚀刻终止层的一沟渠，且该沟渠与呈条状的该第二导电型第一掺杂层交错；
移除该沟渠所暴露的该蚀刻终止层；以及
在该沟渠中形成一导电层。
12、根据权利要求11所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的图案化该第一导电型半导体基底，以形成呈条状的该第一导电型第二掺杂层、呈块状的该第一导电型第一掺杂层与呈块状的该第二导电型第一掺杂层的步骤包括：
进行一第一图案化制程，移除部分该第二导电型第一掺杂层、该第一导电型第一掺杂层及该第一导电型第二掺杂层，以暴露出该第二导电型掺杂区，而形成呈条状的该第二导电型第一掺杂层、呈条状的该第一导电型第一掺杂层及呈条状的该第一导电型第二掺杂层；以及
进行一第二图案化制程，移除部分该第二导电型第一掺杂层及该第一导电型第一掺杂层，以形成呈块状的该第二导电型第一掺杂层及呈块状的该第一导电型第一掺杂层。
13、根据权利要求11所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型为P型；且该第二导电型为N型。
14、根据权利要求11所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型为N型；且该第二导电型为P型。
15、根据权利要求11所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括氧化硅。
16、根据权利要求11所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括介电常数大于4的高介电常数材料。
17、根据权利要求16所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括氮化硅、氮氧化硅、氧化铝与氧化铪其中的一。
18、根据权利要求16所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型第二掺杂层的掺质浓度大于该第一导电型第二掺杂层的掺质浓度。
19.一种单次可程序化唯读记忆体的制造方法，，其特征在于其包括：
提供一第一导电型半导体基底，在该第一导电型半导体基底中由表面往下依序形成有一第二导电型第一掺杂层、一第一导电型第一掺杂层、一第一导电型第二掺杂层与一第二导电型掺杂区；
图案化该第一导电型半导体基底，以形成呈条状的该第一导电型第二掺杂层、呈块状的该第一导电型第一掺杂层与呈块状的该第二导电型第一掺杂层；
在该第一导电型基底上形成一层间绝缘层；
图案化该层间绝缘层以形成暴露该第二导电型第一掺杂层的一沟渠，且该沟渠与呈条状的该第二导电型第一掺杂层交错；
在该沟渠底部与侧壁形成一反熔丝层；以及
在该沟渠中形成一导电层。
20、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的图案化该第一导电型基底，以形成呈条状的该第一导电型第二掺杂层、呈块状的该第一导电型第一掺杂层与呈块状的该第二导电型第一掺杂层的步骤包括：
进行一第一图案化制程，移除部分该第二导电型第一掺杂层、该第一导电型第一掺杂层与该第一导电型第二掺杂层，以暴露出该第二导电型掺杂区，而形成呈条状的该第二导电型第一掺杂层、呈条状的该第一导电型第一掺杂层与呈条状的该第一导电型第二掺杂层；以及
进行一第二图案化制程，移除部分该第二导电型第一掺杂层与该第一导电型第一掺杂层，以形成呈块状的该第二导电型第二掺杂层与呈块状的该第一导电型第一掺杂层。
21、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，特征在于其中所述的图案化该第一导电型半导体基底的步骤后与于该第一导电型基底上形成该层间绝缘层的前，更包括：
进行一蚀刻制程，使呈块状的该第二导电型第一掺杂层顶部具有一尖角。
22、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型为P型；且该第二导电型为N型。
23、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型为N型；且该第二导电型为P型。
24、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括氧化硅。
25、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括介电常数大于4的高介电常数材料。
26、根据权利要求25述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的反熔丝层的材质包括氮化硅、氮氧化硅、氧化铝与氧化铪其中的一。
27、根据权利要求19所述的单次可程序化唯读记忆体的制造方法，其特征在于其中所述的第一导电型第二掺杂层的掺质浓度大于该第一导电型第一掺杂层的掺质浓度。
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