CN1797764A - 多芯片封装结构 - Google Patents

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Abstract

本发明涉及一种多芯片封装结构，其包括引线框、第一和第二芯片及数条导线。引线框包括具相对的第一黏晶面及第一非黏晶面的第一芯片座、具相对的第二黏晶面及第二非黏晶面的第二芯片座、连接第一及第二芯片座并使第一和第二非黏晶面面对的数个芯片座连接结构、及数个有导线连接面的内引脚。导线连接面、第一黏晶面及第二非黏晶面皆面向同一方向。第一芯片具有相对的第一非有源表面与有数个第一焊垫的第一有源表面，第一非有源表面与部分第一黏晶面相黏着。第二芯片具有相对的第二非有源表面与有数个第二焊垫的第二有源表面，部分第二有源表面以避免第二黏晶面覆盖到第二焊垫的方式与第二黏晶面相黏着。导线使第一和第二焊垫与导线连接面电连接。

Description

多芯片封装结构
技术领域
本发明是有关于一种多芯片封装结构，且特别是有关于一种以数个具有高度落差的芯片座撑开二个尺寸相同或相近的芯片的多芯片封装结构。
背景技术
以目前的半导体封装技术而言，通常会使用一封胶体来包覆多个芯片，以达到两倍以上的容量或更多功能的需求，即所谓的多芯片封装结构。举例来说，将两个尺寸相同或相近的芯片结合封装，即可得到一个双芯片封装结构。其中，上述的两个尺寸相同或相近的芯片可以具有相同功能或不同功能。
请参照图1，其绘示的是传统的多芯片封装结构的剖面图。在图1中，多芯片封装结构10包括一引线框111、两个尺寸相同或相近的芯片102及104、一虚芯片(dummy die)或一间隔物(spacer)105、数条导线114及116和一封胶体118。引线框111具有一芯片座106及数条内引脚112，芯片座106具有相对的一黏晶面106a及一非黏晶面106b，各内引脚112具有相对的一导线连接面112a及一非导线连接面112b。芯片102具有相对的一有源表面102a及一非有源表面102b，有源表面102a的周围区域具有数个焊垫1021。芯片104的尺寸大于芯片102的尺寸，并具有相对一有源表面104a及一非有源表面104b，有源表面104a的周围区域具有数个焊垫1041。非有源表面104b藉由黏着层110与黏晶面106a相黏着，使得芯片104设置于芯片座106上。
间隔物105的尺寸比芯片102及104的尺寸还小，而间隔物105具有相对的上表面105a及下表面105b，下表面105b透过黏着层109与第一有源表面104a的中央区域相黏着，使得间隔物105设置在芯片104上。部分的非有源表面102b藉由黏着层108与上表面105a相黏着，使得芯片102设置于间隔物105上。导线114用以使得焊垫1021及导线连接面112a电连接，导线116用以使得焊垫1041及导线连接面112a电连接。其中，上述的间隔物105用以提供芯片102及104之间所形成的距离或空间，避免芯片102触压到导线116。封胶体118用以包覆芯片座110、芯片102及104、焊垫1021及1041、导线114及116及部分的内引脚112。
然而，在两个尺寸相同或相近芯片之间插置一虚芯片或间隔物的设计中，必须要考量到虚芯片或间隔物的厚度要够大，方可使得二芯片之间具有足够的空间避免上方芯片触压到与下方芯片电连接的导线。如此一来，势必增加封装结构的整体厚度、封装工艺以及材料成本。同时，由于封装结构具有不同热膨胀系数(coefficient of thermal expansion，CTE)的材料，如芯片座、虚芯片或间隔物、芯片、内引脚及封胶体，将会导致封装结构产生严重的热膨胀系数不匹配的问题，进而影响封装结构的可靠性。
发明内容
有鉴于此，本发明的目的就是在提供一种多芯片封装结构。其以芯片座连接结构促使二个具有高度落差的芯片座之间具有足够的距离或空间，以避免二尺寸相同或相近的芯片中的上方芯片触压到与下方芯片电连接的导线，大大地摆脱传统上以间隔物或虚芯片撑开二芯片的封装技术。此外，在省去间隔物或虚芯片的设计下，本实施例不仅可以减少封装工艺及材料成本，更可降低因封装材料过多而产生热膨胀系数不匹配的问题，确实地提升多芯片封装结构的可靠性。
根据本发明的目的，提出一种多芯片封装结构，包括一引线框、第一芯片、第二芯片及数条导线。引线框具有第一芯片座、第二芯片座、数个芯片座连接结构及数个内引脚，第一芯片座具有相对的第一黏晶面及第一非黏晶面，第二芯片座具有相对的第二黏晶面及第二非黏晶面，芯片座连接结构连接第一芯片座及第二芯片座，使得第一非黏晶面面向第二非黏晶面。各内引脚具有一导线连接面，导线连接面、第一黏晶面及第二非黏晶面皆面向同一方向。第一芯片具有相对的第一有源表面与第一非有源表面，第一有源表面具有数个第一焊垫，第一非有源表面与部分的第一黏晶面相黏着。第二芯片具有相对的第二有源表面与第二非有源表面，第二有源表面具有数个第二焊垫，部分的第二有源表面以避免第二黏晶面覆盖到第二焊垫的方式与第二黏晶面相黏着。导线周以使得第一焊垫及第二焊垫与导线连接面电连接。
根据本发明的再一目的，提出一种多芯片封装结构，包括一引线框、一第一芯片、第二芯片及数条导线。引线框具有一第一芯片座、一第二芯片座、一第三芯片座、数个芯片座连接结构及数个内引脚，第一芯片座具有相对的一第一黏晶面及一第一非黏晶面，第二芯片座具有相对的一第二黏晶面及一第二非黏晶面。第三芯片座具有相对的一第三黏晶面及一第三非黏晶面，一部分的此些芯片座连接结构用以连接第一芯片座及第二芯片座，另一部分的此些芯片座连接结构用以连接第二芯片座及第三芯片座，使得第一非黏晶面及第三非黏晶面皆面向第二非黏晶面。各内引脚具有一导线连接面，此些导线连接面、第一黏晶面、第三黏晶面及第二非黏晶面皆面向同一方向。第一芯片具有相对的一第一有源表面与一第一非有源表面，第一有源表面具有数个第一焊垫，部分的第一非有源表面周以与第一黏晶面及第三黏晶面相黏着。第二芯片具有相对的一第二有源表面与一第二非有源表面，第二有源表面具有数个第二焊垫，部分的第二有源表面以避免第二黏晶面覆盖到第二焊垫的方式与第二黏晶面相黏着。导线用以使得第一焊垫及第二焊垫与导线连接面电连接。
根据本发明的又一目的，提出一种多芯片封装结构，包括一引线框、一第一芯片、一第二芯片及数条导线。引线框具有一第一芯片座、一第二芯片座、一第三芯片座、数个芯片座连接结构及数个内引脚，第一芯片座具有相对的一第一黏晶面及一第一非黏晶面。第二芯片座具有相对的一第二黏晶面及一第二非黏晶面，第三芯片座具有相对的一第三黏晶面及一第三非黏晶面。一部分的此些芯片座连接结构用以连接第一芯片座及第二芯片座，另一部分的此些芯片座连接结构用以连接第一芯片座及第三芯片座，使得第二非黏晶面及第三非黏晶面皆面向第一非黏晶面。各内引脚具有一导线连接面，导线连接面、第一黏晶面、第二非黏晶面及第三非黏晶面皆面向同一方向。第一芯片具有相对的一第一有源表面与一第一非有源表面，第一有源表面具有数个第一焊垫，部分的第一非有源表面用以与第一黏晶面相黏着。第二芯片具有相对的一第二有源表面与一第二非有源表面，第二有源表面具有数个第二焊垫，部分的第二有源表面以避免第二黏晶面及第三黏晶面覆盖到第二焊垫的方式与第二黏晶面及第三黏晶面相黏着。导线用以使得第一焊垫及第二焊垫和导线连接面电连接。
其中，上述的第一芯片及第二芯片之间具有一空间，此空间用以避免第一芯片触压到部分和第二芯片电连接的导线。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下。
附图说明
图1绘示的是传统的多芯片封装结构的剖面图；
图2绘示的是依照本发明的实施例一的多芯片封装结构的剖面图；
图3A绘示的是图2的二芯片中的下方芯片藉由导线和内引脚电连接时的状态的放大俯视图；
图3B绘示的是图2的引线框、芯片及导线的状态的放大俯视图；
图3C绘示的是沿着图3B的剖面线3C-3C’所视的引线框、芯片及封胶体的剖面图；
图4绘示的是依照本发明的实施例二的多芯片封装结构的剖面图；
图5绘示的是依照本发明的实施例三的多芯片封装结构的剖面图；
图6A绘示的是图5的引线框、芯片及导线的状态的放大俯视图；
图6B绘示的是沿着图6A的剖面线6B-6B’所视的引线框、芯片及封胶体的剖面图；
图7绘示的是依照本发明的实施例四的多芯片封装结构的剖面图。
附图标记说明
10、20、20a、30、30a：多芯片封装结构
102、104、208、210、250、308、310、350：芯片
102a、104a、2081、2101、2501、3081、3101、3501：有源表面
102b、104b、2082、2102、2502、3082、3102、3502：非有源表面
105：间隔物
105a：上表面
105b：下表面
106、202、204、206、302、304、306：芯片座
106a、202a、204a、206a、302a、304a、306a：黏晶面
106b、202b、204b、206b、302b、304b、306b：非黏晶面
108、109、110、214、216、312、316：黏着层
111、201、301：引线框
112、224、324：内引脚
112a、224a、324a：导线连接面
112b、224b、324b：非导线连接面
114、116、226、226a、326、326a：导线
118、220、220a、320、320a：封胶体
218、318：芯片座连接结构
222、322：支撑肋
290、390：空间
1021、1041、2083、2103、2503、3083、3103、3503：焊垫
具体实施方式
实施例一
请参照图2，其绘示的是依照本发明的实施例一的多芯片封装结构的剖面图。在图2中，多芯片封装结构20包括一引线框201、二个尺寸相同或相近的芯片208及210、数条导线226及封胶体220。为了让尺寸相近或相同的芯片208及210的有源表面朝向同一方向，本实施例特别设计此引线框201，引线框201具有高度落差的一第一芯片座及一第二晶座、数个连结第一芯片座及第二芯片座的芯片座连接结构218及围绕在第一芯片座及第二芯片座的外围的数条内引脚224。
第一芯片座具有相对的第一黏晶面及第一非黏晶面，第二芯片座具有相对的第二黏晶面及第二非黏晶面，芯片座连接结构218连接第一芯片座及第二芯片座，使得第一非黏晶面面向第二非黏晶面。各内引脚224具有相对的一导线连接面224a及一非导线连接面224b，此些导线连接面224a第一黏晶面及第二非黏晶面皆面向一第一方向，如+z方向。此些非导线连接面224b、第二黏晶面及第一非黏晶面皆面向一第二方向，如-z方向，第一方向与第二方向相反。此外，第一芯片座、第二芯片座及芯片座连接结构218可以为一体成型的结构。
在本实施例中，第一芯片座包括芯片座202及206，第二芯片座为芯片座204，芯片座204具有相对的一黏晶面204a及一非黏晶面204b，黏晶面204a及非黏晶面204b为上述的第二黏晶面及第二非黏晶面。芯片座202藉由一部分的此些芯片座连接结构218与芯片座204的一侧连接，芯片座202具有相对的一黏晶面202a及一非黏晶面202b。黏晶面202a为上述的一部分的第一黏晶面，非黏晶面202b面向非黏晶面204b。芯片座206藉由另一部分的此些芯片座连接结构218与芯片座204的另一侧连接，芯片座206具有相对的一黏晶面206a及一非黏晶面206b。黏晶面206a为上述的另一部分的第一黏晶面，非黏晶面206b面向非黏晶面204b。此外，黏晶面202a及206a共平面，芯片座204是以和芯片座202及206产生高低落差的方式位于芯片座202及206的中央的下方。如图2所示，芯片座202、204及206和芯片座连接结构218可以为一体成型的波浪状或方波结构。
芯片210具有相对的一有源表面2101与一非有源表面2102，有源表面2101具有具有数个焊垫2103。芯片208具有相对的一有源表面2081与一非有源表面2082，有源表面2081具有数个焊垫2083。部分的有源表面2101藉由黏着层214与黏晶面204a相黏着，且避免黏晶面204a覆盖到焊垫2103。所以部分用以电连接芯片210(下方芯片)的焊垫2103及导线连接面224a的导线226将不会被芯片208(上方芯片)触压到。其中，上述的黏着层214包括非导电性胶。部分的非有源表面2082藉由黏着层216与黏晶面202a及206a相黏着，上述的黏着层216包括导电性胶或非导电性胶。部分的导线226用以使得焊垫2103与导线连接面224a电连接，另一部分的导线226用以使得焊垫2083与导线连接面224a电连接。其中，芯片208及210之间具有一空间290，空间290用以避免芯片208触压到和芯片210电连接的部分的导线226。封胶体220用以包覆芯片座202、204及206、芯片208及210、焊垫2083及2103、导线226及部分的内引脚224。
请参照图3A～3C，图3A绘示的是图2的二芯片中的下方芯片藉由导线和内引脚电连接时的状态的放大俯视图，图3B绘示的是图2的引线框、芯片及导线的状态的放大俯视图，图3C绘示的是沿着图3B的剖面线3C-3C’所视的引线框、芯片及封胶体的剖面图。在图3A～3C中，引线框210更包括数个支撑肋(tie bars)，如二个支撑肋222。支撑肋222用以支撑芯片座202、204及206和芯片座连接结构218。如图3A所示，待芯片210与芯片座204相黏着后，部分的导线226用以使得焊垫2103与导线连接面224a电连接。如图3B所示，待芯片208与芯片座202及206相黏着后，另一部分的导线226用以使得焊垫2083与导线连接面224a电连接。
在本实施例中，其以芯片座连接结构促使二个具有高度落差的芯片座之间具有足够的距离或空间，以避免二尺寸相同或相近的芯片中的上方芯片触压到与下方芯片电连接的导线，大大地摆脱传统上以间隔物或虚芯片撑开二芯片的封装技术。此外，在省去间隔物或虚芯片的设计下，本实施例不仅可以减少封装工艺及材料成本，更可降低因封装材料过多而产生热膨胀系数(coefficient of thermal expansion，CTE)不匹配的问题，确实地提升多芯片封装结构的可靠性许多。
实施例二
请参照图4，其绘示的是依照本发明的实施例二的多芯片封装结构的剖面图。本实施例的多芯片封装结构20a与实施例一的多芯片封装结构20不同之处在于，本实施例的多芯片封装结构20a更包括一芯片250、数条导线226a及一封胶体220a，芯片250的尺寸小于芯片208及210的尺寸。至于本实施例的多芯片封装结构20a与实施例一的多芯片封装结构20相同的其它构成要件则继续沿用相同标号，且彼此之间的连接关系在此不再赘述。
芯片250具有相对的一有源表面250a及一非有源表面250b，有源表面250a具有数个焊垫2503。非有源表面250b以避免非有源表面250b覆盖到焊垫2083及触压到部分与焊垫2083电连接的焊线226的方式，透过一黏着层251与部分的有源表面2081相黏着。此外，上述的黏着层251包括至少一种非导电性胶。导线226a用以使得焊垫2503与内引脚224的导线连接面224a电连接，封胶体220a用以包覆芯片座202、204及206、芯片座连接结构218、芯片208、210及250，焊垫2083、2103及2503、导线226及226a和部分的内引脚224。
实施例三
请参照图5，其绘示的是依照本发明的实施例三的多芯片封装结构的剖面图。在图5中，多芯片封装结构30包括一引线框301、二个尺寸相同或相近的芯片308及310、数条导线326及一封胶体320。为了让尺寸相近或相同的芯片308及310的有源表面朝向同一方向，本实施例特别设计此引线框301，引线框301具有高低落差的一第一芯片座及一第二晶座、数个用以连结第一芯片座及第二芯片座的芯片座连接结构318及数条内引脚324。
第一芯片座具有相对的一第一黏晶面及一第一非黏晶面，第二芯片座具有相对的一第二黏晶面及一第二非黏晶面，芯片座连接结构318用以连接第一芯片座及第二芯片座，使得第一非黏晶面面向第二非黏晶面。各内引脚324具有相对的一导线连接面324a及一非导线连接面324b，此些导线连接面324a、第一黏晶面及第二非黏晶面皆面向一第一方向，如+z方向。此些非导线连接面324b、第二黏晶面及第一非黏晶面皆面向一第二方向，如-z方向，第一方向系与第二方向相反。此外，第一芯片座、第二芯片座及芯片座连接结构318为一体成型的结构。
在本实施例中，第一芯片座为芯片座302，第二芯片座包括芯片座304及306，芯片座302具有一黏晶面302a及一非黏晶面302b，黏晶面302a及非黏晶面302b为上述的第一黏晶面及第一非黏晶面。芯片座304藉由一部分的此些芯片座连接结构318与芯片座302的一侧连接，芯片座304具有相对的一黏晶面304a及一非黏晶面304b。黏晶面304a非黏晶面204b分别为上述的一部分的第二黏晶面及第二非黏晶面，非黏晶面304b面向非黏晶面302b。芯片座306藉由另一部分的此些芯片座连接结构318与芯片座302的另一侧连接，黏晶面306a及非黏晶面206b分别为上述的另一部分的第二黏晶面及第二非黏晶面，非黏晶面306b面向非黏晶面302b。此外，黏晶面304a及306a共平面，芯片座302是以和芯片座304及306产生高低落差的方式位于芯片座304及306的中央的上方。此外，芯片座302、304及306和芯片座连接结构318为一体成型的波浪状或方波结构，如图5所示。
芯片310具有相对的一有源表面3101与一非有源表面3102，有源表面3101具有数个焊垫3103，部分的有源表面3101是以避免黏晶面304a及306覆盖到焊垫3103的方式，藉由一黏着层316与黏晶面304a及306a相黏着。此外，上述的黏着层316包含一非导电性胶。芯片308具有相对的一有源表面3081与一非有源表面3082，有源表面3081具有数个焊垫3083。部分的非有源表面3082藉由一黏着层312与黏晶面302a相黏着。另外，上述的黏着层312包括导电性胶或非导电性胶。
部分的导线326用以使得焊垫3103及导线连接面324a电连接，另一部分的导线326用以使得焊垫3083及导线连接面324a电连接。封胶体320用以包覆芯片座302、304及306、芯片308及310、焊垫3083及3103、导线326及部分的内引脚324。芯片308及310分别为上方芯片及下方芯片，且芯片308及310之间具有一空间390，此空间390用以避免芯片308触压到部分与芯片310电连接的导线326。
请参照图6A～6B，图6A绘示的是图5的引线框、芯片及导线的状态的放大俯视图，图6B绘示的是沿着图6A的剖面线6B-6B’所视的引线框、芯片及封胶体的剖面图。在图6A～6B中，待芯片308与芯片座302相黏着后，芯片308是位于芯片310的上方，且，部分的导线326用以使得焊垫3083与导线连接面324a电连接。引线框301更包括数个支撑肋，如支撑肋322，支撑肋322用以支撑芯片座302、304及306和芯片座连接结构318。
在本实施例中，其以芯片座连接结构促使二个具有高度落差的芯片座之间具有足够的距离或空间，以避免二尺寸相同或相近的芯片中的上方芯片触压到与下方芯片电连接的导线，大大地摆脱传统上以间隔物或虚芯片撑开二芯片的封装技术。此外，在省去间隔物或虚芯片的设计下，本实施例不仅可以减少封装工艺及材料成本，更可降低因封装材料过多而产生热膨胀系数不匹配的问题，确实地提升多芯片封装结构的可靠性许多。
实施例四
请参照图7，其绘示的是依照本发明的实施例四的多芯片封装结构的剖面图。本实施例的多芯片封装结构30a与实施例三的多芯片封装结构30不同之处在于，本实施例的多芯片封装结构30a更包括一芯片350、数条导线326a及一封胶体320a，芯片350的尺寸小于芯片308及310的尺寸。至于本实施例的多芯片封装结构30a与实施例三的多芯片封装结构30相同的其它构成要件则继续沿用相同标号，且彼此之间的连接关系在此不再赘述。
芯片350具有相对的一有源表面350a及一非有源表面350b，有源表面350a具有数个焊垫3503。非有源表面350b以避免非有源表面350b覆盖到焊垫3083及触压到部分与焊垫3083电连接的焊线326的方式，透过一黏着层351与部分的有源表面3081相黏着。此外，上述的黏着层351包括至少一种非导电性胶。导线326a用以使得焊垫3503与内引脚324的导线连接面324a电连接，封胶体320a用以包覆芯片座302、304及306、芯片座连接结构318、芯片308、310及350，焊垫3083、3103及3503、导线326及326a和部分的内引脚324。
本发明上述实施例所揭露的多芯片封装结构，其以芯片座连接结构促使二个具有高度落差的芯片座之间具有足够的距离或空间，以避免二尺寸相同或相近的芯片中的上方芯片触压到与下方芯片电连接的导线，大大地摆脱传统上以间隔物或虚芯片撑开二芯片的封装技术。此外，在省去间隔物或虚芯片的设计下，本实施例不仅可以减少封装工艺及材料成本，更可降低因封装材料过多而产生热膨胀系数不匹配的问题，确实地提升多芯片封装结构的可靠性。
综上所述，虽然本发明已以一优选实施例揭露如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，可作各种更动与润饰，因此本发明的保护范围应以所附权利要求所确定的为准。

Claims (20)

1.一种多芯片封装结构，包括：
一引线框，具有一第一芯片座、一第二芯片座、多个芯片座连接结构及多个内引脚，该第一芯片座具有相对的一第一黏晶面及一第一非黏晶面，该第二芯片座具有相对的一第二黏晶面及一第二非黏晶面，该些芯片座连接结构用以连接该第一芯片座及该第二芯片座，使得该第一非黏晶面面向该第二非黏晶面，各该内引脚具有相对的一导线连接面，该些导线连接面、该第一黏晶面及该第二非黏晶面面向同一方向；
一第一芯片，具有相对的一第一有源表面与一第一非有源表面，该第一有源表面具有多个第一焊垫，部分的该第一非有源表面用以与部分的该第一黏晶面相黏着；
一第二芯片，具有相对的一第二有源表面与一第二非有源表面，该第二有源表面具有多个第二焊垫，部分的该第二有源表面是以避免该第二黏晶面覆盖到该些第二焊垫的方式与该第二黏晶面相黏着；以及
多条第一导线，用以使得该些第一焊垫及该些第二焊垫和该些导线连接面电连接；
其中，该第一芯片及该第二芯片之间具有一空间，该空间用以避免该第一芯片触压到部分和该第二芯片电连接的该些第一导线。
2.如权利要求1所述的多芯片封装结构，还包括：
一封胶体，用以包覆该第一芯片、该第二芯片、该第一芯片座、该第二芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
3.如权利要求1所述的多芯片封装结构，还包括：
一第三芯片，具有相对的一第三有源表面及一第三非有源表面，该第三有源表面具有多个第三焊垫，该第三非有源表面是以避免该第三非有源表面覆盖到该些第一焊垫的方式与部分的该第一有源表面相黏着；
多条第二导线，用以使得该些第三焊垫与该些导线连接面电连接；以及
一封胶体，用以包覆该第一芯片、该第二芯片、该第三芯片、该第一芯片座、该第二芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
4.如权利要求1所述的多芯片封装结构，其中该第一芯片座、该第二芯片座及该些芯片座连接结构是一体成形的结构。
5.如权利要求1所述的多芯片封装结构，其中该第一芯片座还包括：
一第三芯片座，是藉由一部分的该些芯片座连接结构与该第二芯片座的一侧连接，该第三芯片座具有一第三黏晶面，该第三黏晶面为一部分的该第一黏晶面；以及
一第四芯片座，是藉由另一部分的该些芯片座连接结构与该第二芯片座的另一侧连接，该第四芯片座具有一第四黏晶面，该第四黏晶面为另一部分的该第一黏晶面。
6.如权利要求5所述的多芯片封装结构，其中该第二芯片座、该第三芯片座、该第四芯片座及该些芯片座连接结构是一体成形的结构。
7.如权利要求5所述的多芯片封装结构，其中该多芯片封装结构还包括：
一封胶体，用以包覆该第一芯片、该第二芯片、该第二芯片座、该第三芯片座、该第四芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
8.如权利要求5所述的多芯片封装结构，还包括：
一第三芯片，具有相对的一第三有源表面及一第三非有源表面，该第三有源表面具有多个第三焊垫，该第三非有源表面是以避免该第三非有源表面覆盖到该些第一焊垫的方式与部分的该第一有源表面相黏着；
多条第二导线，用以使得该些第三焊垫与该些导线连接面电连接；以及
一封胶体，用以包覆该第一芯片、该第二芯片、该第三芯片、该第二芯片座、该第三芯片座、该第四芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
9.如权利要求1所述的多芯片封装结构，其中该第二芯片座还包括：
一第三芯片座，是藉由一部分的该些芯片座连接结构与该第一芯片座的一侧连接，该第三芯片座具有一第三黏晶面，该第三黏晶面为一部分的该第二黏晶面；以及
一第四芯片座，是藉由另一部分的该些芯片座连接结构与该第一芯片座的另一侧连接，该第四芯片座具有一第四黏晶面，该第四黏晶面为另一部分的该第二黏晶面。
10.如权利要求9所述的多芯片封装结构，其中该第一芯片座、该第三芯片座、该第四芯片座及该些芯片座连接结构是一体成形的结构。
11.如权利要求9所述的多芯片封装结构，其中该多芯片封装结构还包括：
一封胶体，用以包覆该第一芯片、该第二芯片、该第一芯片座、该第三芯片座、该第四芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
12.如权利要求9所述的多芯片封装结构，还包括：
一第三芯片，具有相对的一第三有源表面及一第三非有源表面，该第三有源表面具有多个第三焊垫，该第三非有源表面是以避免该第三非有源表面覆盖到该些第一焊垫的方式与部分的该第一有源表面相黏着；
多条第二导线，用以使得该些第三焊垫与该些导线连接面电连接；以及
一封胶体，用以包覆该第一芯片、该第二芯片、该第三芯片、该第一芯片座、该第三芯片座、该第四芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
13.一种多芯片封装结构，包括：
一引线框，具有一第一芯片座、一第二芯片座、一第三芯片座、多个芯片座连接结构及多个内引脚，该第一芯片座具有相对的一第一黏晶面及一第一非黏晶面，该第二芯片座具有相对的一第二黏晶面及一第二非黏晶面，该第三芯片座具有相对的一第三黏晶面及一第三非黏晶面，一部分的该些芯片座连接结构用以连接该第一芯片座及该第二芯片座，另一部分的该些芯片座连接结构用以连接该第二芯片座及该第三芯片座，使得该第一非黏晶面及该第三非黏晶面皆面向该第二非黏晶面，各该内引脚具有一导线连接面，该些导线连接面、该第一黏晶面、该第三黏晶面及该第二非黏晶面皆面向同一方向；
一第一芯片，具有相对的一第一有源表面与一第一非有源表面，该第一有源表面具有多个第一焊垫，部分的该第一非有源表面用以与该第一黏晶面及该第三黏晶面相黏着；
一第二芯片，具有相对的一第二有源表面与一第二非有源表面，该第二有源表面具有多个第二焊垫，部分的该第二有源表面是以避免该第二黏晶面覆盖到该些第二焊垫的方式与该第二黏晶面相黏着；以及
多条第一导线，用以使得该些第一焊垫与该些第二焊垫和该些导线连接面电连接；
其中，该第一芯片及该第二芯片之间具有一空间，该空间用以避免该第一芯片触压到部分和该第二芯片电连接的该些第一导线。
14.如权利要求13所述的多芯片封装结构，其中该第一芯片座、该第二芯片座、该第三芯片座及该些芯片座连接结构是一体成形的结构。
15.如权利要求13所述的多芯片封装结构，其中该多芯片封装结构还包括：
一封胶体，用以包覆该第一芯片、该第二芯片、该第一芯片座、该第二芯片座、该第三芯片座、该些芯片座连接结构、该些导线及部分的该些引脚。
16.如权利要求13所述的多芯片封装结构，还包括：
一第三芯片，具有相对的一第三有源表面及一第三非有源表面，该第三有源表面具有多个第三焊垫，该第三非有源表面是以避免该第三非有源表面覆盖到该些第一焊垫的方式与部分的该第一有源表面相黏着；
多条第二导线，用以使得该些第三焊垫与该些导线连接面电连接；以及
一封胶体，用以包覆该第一芯片、该第二芯片、该第三芯片、该第一芯片座、该第二芯片座、该第三芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
17.一种多芯片封装结构，包括：
一引线框，具有一第一芯片座、一第二芯片座、一第三芯片座、多个芯片座连接结构及多个内引脚，该第一芯片座具有相对的一第一黏晶面及一第一非黏晶面，该第二芯片座具有相对的一第二黏晶面及一第二非黏晶面，该第三芯片座具有相对的一第三黏晶面及一第三非黏晶面，一部分的该些芯片座连接结构用以连接该第一芯片座及该第二芯片座，另一部分的该些芯片座连接结构用以连接该第一芯片座及该第三芯片座，使得该第二非黏晶面及该第三非黏晶面皆面向该第一非黏晶面，各该内引脚具有一导线连接面，该些导线连接面、该第一黏晶面、该第二非黏晶面及该第三非黏晶面皆面向同一方向；
一第一芯片，具有相对的一第一有源表面与一第一非有源表面，该第一有源表面具有多个第一焊垫，部分的该第一非有源表面用以与该第一黏晶面相黏着；
一第二芯片，具有相对的一第二有源表面与一第二非有源表面，该第二有源表面具有多个第二焊垫，部分的该第二有源表面是以避免该第二黏晶面及该第三黏晶面覆盖到该些第二焊垫的方式与该第二黏晶面及该第三黏晶面相黏着；以及
多条第一导线，用以使得该些第一焊垫与该些第二焊垫和该些导线连接面电连接；
其中，该第一芯片及该第二芯片之间具有一空间，该空间用以避免该第一芯片触压到部分和该第二芯片电连接的该些第一导线。
18.如权利要求17所述的多芯片封装结构，其中该第一芯片座、该第二芯片座、该第三芯片座及该些芯片座连接结构是一体成形的结构。
19.如权利要求17所述的多芯片封装结构，其中该多芯片封装结构还包括：
一封胶体，用以包覆该第一芯片、该第二芯片、该第一芯片座、该第二芯片座、该第三芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
20.如权利要求17所述的多芯片封装结构，还包括：
一第三芯片，具有相对的一第三有源表面及一第三非有源表面，该第三有源表面具有多个第三焊垫，该第三非有源表面是以避免该第三非有源表面覆盖到该些第一焊垫的方式与部分的该第一有源表面相黏着；
多条第二导线，用以使得该些第三焊垫与该些导线连接面电连接；以及
一封胶体，用以包覆该第一芯片、该第二芯片、该第三芯片、该第一芯片座、该第二芯片座、该第三芯片座、该些芯片座连接结构、该些导线及部分的该些内引脚。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
JPH11186491A (ja) * 1997-12-24 1999-07-09 Sharp Corp 半導体装置及びその製造方法
JP3726586B2 (ja) * 1999-09-20 2005-12-14 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板、電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295693B (zh) * 2007-04-24 2010-06-23 恩益禧电子股份有限公司 半导体器件

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