CN1797745A - 储存单元阵列的操作方法与非易失性记忆体及其制造方法 - Google Patents

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Abstract

本发明是关于一种储存单元阵列的操作方法与非易失性记忆体及其制造方法。经由测量选中的储存单元的体区域和选中的储存单元的连接区域之间的电流，读取一个具有串联耦接的电荷捕获结构的储存单元串。电荷捕获结构的电荷储存态会影响所测量的电流。

Description

储存单元阵列的操作方法与非易失性记忆体及其制造方法
技术领域
本发明涉及一种电性可抹除可编程非易失性记忆体，特别是涉及一种可读取具有高灵敏度的储存单元(memory cell)的电荷捕获结构内容的电荷捕获记忆体(charge trapping memory)。
背景技术
基于电荷储存结构的电性可抹除可编程非易失性记忆体技术目前应用在许多方面，如用于电子可抹除可编程唯读记忆体(electrically erasableprogrammable read only memory，EEPROM)和快闪记忆体(flash memory)中。还有许多种储存单元结构被用于EEPROM和闪存。随着集成电路(integratedcircuits)体积的缩小，基于电荷捕获绝缘层的储存单元结构由于其制造过程的可测性(scalibility)和简单性(simplicity)引起了人们很大的兴趣。基于电荷捕获绝缘层(charge trapping dielectric layer)的储存单元(memory cell)结构包括例如工业名称为PHINES的结构。这些储存单元是在电荷捕获绝缘层如氮化硅中捕获电荷来储存资料的。由于负电荷被捕获，储存单元的门限电压(threshold voltage)就升高了。经由从电荷捕获层移除负电荷，可以减少储存单元的门限电压。
习知的储存单元结构依靠反转读(reverse read)操作来决定记忆体结构的内容。然而，即使只有电荷捕获结构的一部分包含有令人感兴趣的资料，反转读方法还是有效地耦接了电荷捕获结构的多个位置。如此，经由缩减反转读技术所测电流的读出窗口(sensing window)大小的方法，可减少将电荷捕获结构作为非易失性记忆体的难度限制。
因此，需要一个不用把电荷捕获结构多点实际耦接起来，就可以实行读取操作的电荷捕获储存单元。
发明内容
本发明提供了一种储存单元的操作方法，一种包含这种储存单元的集成电路结构，以及一种制造这种记忆体的方法。
基于上述技术的非易失性记忆体包括：按行和列排列的储存单元；位元线；为储存单元提供闸极电压并耦接到记忆体单元的绝缘顶层的字线；和耦接到储存单元的逻辑电路。每一列都含有从一个连接点(contact)开始串联在一起的储存单元，各个列耦接到与该连接点相应的一位元线上。在每一列中的每个储存单元包括一个体区域(body region)；一个耦接于此列的相应位元线的连接区域(contact region)；一个耦接于体区域的绝缘底层(bottom dielectric)；一个电荷捕获结构(charge trappping structure)；和一个与电荷捕获结构耦接的绝缘顶层(top dielectric)。电荷捕获结构有一个电荷储存态(charge storage state)，它根据储存单元的设计和应用可以储存一位元或多位元。
逻辑电路在位元线和字线上应用偏压措施来决定选中的储存单元的电荷储存态。其中选中的储存单元是指在阵列中被选中用来读取的储存单元。逻辑电路经由测量响应于偏压措施的电流来决定选中储存单元的电荷储存态。被测量的电流在被选中储存单元的体区域和被选中储存单元的连接区域之间流动。
逻辑电路采用偏压措施，而引起在闸极与连接区域之间的第一电压差和体区域与连接区域之间的第二电压差。第一电压差和第二电压差形成了电流测量所需的足够的带对带通道电流。然而，第一电压差和第二电压差不能改变电荷储存态。因此，读取操作不会破坏存于电荷捕获结构中的资料。在一些实施例中，在闸极和连接区域之间的第一电压差至少有5V，在体区域和连接区域之间的第二电压差小于5V。
闸极和连接区域的电压差引起了一个电场，这个电场造成了连接区域中的能带弯曲(band bending)。能带弯曲的程度受电荷捕获结构的电荷储存态影响，从而在连接区域中产生随电荷储存态变化的带对带通道电流。
在一些实施例中，体区域为半导体基底(substrate)上的一个井(well)。在其它的实施例中，体区域就是半导体基底。
在一些实施例中，逻辑电路使用第二偏压措施，经由增加一个电荷捕获结构中的净正电荷来调节电荷储存态，以及使用第三偏压措施，经由增加一个电荷捕获结构中的净负电荷来调节电荷储存态。在一些实施例中，第二偏压措施对应于编程操作而第三偏压措施对应于抹除操作；在另外的实施例中，第二偏压措施对应于抹除操作而第三偏压措施对应于编程操作。在这里，编程指的是在电荷捕获结构增加有限数量的电荷，如在电荷捕获结构中增加电洞或电子。同样在这里，抹除指的是重置(resetting)电荷捕获结构的电荷储存态，例如在整个电荷捕获结构中增加某一种电荷直至达到平衡。本发明所包括的产品和方法的编程是指使储存在电荷捕获结构中的净电荷更显其负电性或正电性，本发明所包括的产品和方法的抹除是指使储存在电荷捕获结构中的净电荷更显其负电性或正电性。
经由例如来自闸极、连接区域或体区域的带对带热电洞通道等电流机制，可增加电荷捕获结构中的净正电荷。经由例如来自闸极、连接区域或体区域的电子通道、Fowler-Nordheim通道、通道热电子注入电流、以及通道初始化第二电子注入电流等电流机制，可增加电荷捕获结构中的净负电荷。在一些实施例中，用第二偏压措施和第三偏压措施的其中之一，来调整电荷储存态的测量电流大小至少是用第二偏压措施和第三偏压措施中的其中另一个来调整电荷储存态的测量电流大小的10倍，例如一种测量值为100nA而另一种测量值为1nA。
上述技术的其它实施例包括了一种储存单元的操作方法和一种非易失性记忆体的制造方法。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上经由在闸极上施加负电压的读取操作，此电荷捕获结构的电荷储存态的净正电荷比图1B的要多。此储存单元具有一个n型连接区域。
图1B是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上经由在闸极上施加负电压的读取操作，此电荷捕获结构的电荷储存态的净负电荷比图1A的要多。此储存单元具有一个n型连接区域。
图1C是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上经由在闸极上施加正电压的读取操作，此电荷捕获结构的电荷储存态的净正电荷比图1D的要多。此储存单元具有一个p型连接区域。
图1D是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上经由在闸极上施加正电压的读取操作，此电荷捕获结构的电荷储存态的净负电荷比图1C的要多。此储存单元具有一个p型连接区域。
图1E是一个具有单个连接区域的电荷捕获储存单元的电路符号。
图1F是两个具有单个连接区域的电荷捕获储存单元串联起来的电路符号。
图2A是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了用来自连接区域的电洞以增加电荷捕获结构的净正电荷的编程操作。
图2B是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的一种抹除操作，其经由在从闸极到连接区域和体区域的一方向上移动电洞来实行。
图2C是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的另一种抹除操作，其经由在从连接区域和体区域到闸极的一方向上移动电洞来实行。
图2D是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了利用来自p型基底或井且移动经由n型体区域的电洞，来增加电荷捕获结构的净正电荷的编程操作。
图2E是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的一种抹除操作，其经由在从闸极到连接区域和体区域的一方向上移动电洞来实行。
图2F是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的另一种抹除操作，其经由在从连接区域和体区域到闸极的一方向上移动电洞来实行。
图3A是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了用来自连接区域的电子，以增加电荷捕获结构的净负电荷，所实行的编程操作。
图3B是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的一种抹除操作，其经由在从闸极到连接区域和体区域的一方向上移动电子来实行。
图3C是一个具有p型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的另一种抹除操作，其经由在从连接区域和体区域到闸极的一方向上移动电子来实行。
图3D是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了利用来自n型基底或井的电子移动经由p型体区域，来增加电荷捕获结构的净负电荷所实行的编程操作。
图3E是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上所实行的一种抹除操作，其经由在从闸极到连接区域和体区域的一方向上移动电子来实行。
图3F是一个具有n型连接区域的电荷捕获储存单元的示意图，显示了在电荷捕获结构上实行的另一种抹除操作，其经由在从连接区域和体区域到闸极的一方向上移动电子来实行。
图4A是一个描述在不同储存单元上实行抹除操作的图表。
图4B是描述在一个储存单元的一个电荷捕获结构上实行编程操作的图表。
图4C是描述在另一个储存单元的另一个电荷捕获结构上实行编程操作的图表。
图5A是具有p型连接区域的电荷捕获储存单元的示意图，在相邻电荷捕获储存单元之间有一个隔离区域。
图5B是具有n型连接区域的电荷捕获储存单元的示意图，在相邻电荷捕获储存单元之间有一个隔离区域。
图6A是具有p型连接区域的电荷捕获储存单元的示意图，在相邻电荷捕获储存单元之间没有隔离区域。
图6B是具有n型连接区域的电荷捕获储存单元的示意图，在相邻电荷捕获储存单元之间没有隔离区域。
图7A是具有p型连接区域的电荷捕获储存单元的示意图，储存单元具有贯穿电荷捕获储存单元串的ONO堆叠结构，且在相邻电荷捕获储存单元之间有隔离区域。
图7B是具有n型连接区域的电荷捕获储存单元的示意图，储存单元还具有连通电荷捕获储存单元串的ONO堆叠结构，且在相邻电荷捕获储存单元之间有隔离区域。
图8A和8B分别是电荷捕获储存单元串的X轴方向和Y轴方向的示意图，电荷捕获储存单元具有p型连接区域，相邻储存单元之间在X轴方向上没有隔离区域，在Y轴方向上有隔离区域。
图9A和9B分别是是电荷捕获储存单元串的X轴方向和Y轴方向的示意图，电荷捕获储存单元具有n型连接区域，相邻储存单元之间在X轴方向上没有隔离区域，在Y轴方向上有隔离区域。
图10是电荷捕获储存单元串的示意图，显示了利用在闸极上施加相对于体区域的负电压所实行的电荷捕获储存单元串的抹除操作。
图11是电荷捕获储存单元串的示意图，显示了利用在闸极上施加相对于体区域的正电压所实行的电荷捕获储存单元串的抹除操作。
图12是电荷捕获储存单元串的示意图，显示了在电荷捕获储存单元串中选中的储存单元上所实行的编程操作。
图13是电荷捕获储存单元串的示意图，显示了在电荷捕获储存单元串上所实行的读取操作。
图14是电荷捕获储存单元阵列的示意图，显示了在电荷捕获储存单元阵列上，利用在闸极上施加相对于体区域的负电压所实行的抹除操作。
图15是电荷捕获储存单元阵列的示意图，显示了在电荷捕获储存单元阵列上，利用在闸极上施加相对于体区域的正电压所实行的抹除操作。
图16是电荷捕获储存单元阵列的示意图，显示了在电荷捕获储存单元阵列中选中的储存单元上所实行的编程操作。
图17是电荷捕获储存单元阵列的示意图，显示了在电荷捕获储存单元阵列上所实行的读取操作。
图18是一个具有电荷捕获储存单元阵列和控制电路的集成电路的示意图。
110、210、310：闸极             120、220、320：氧化物结构
130、230、330：电荷捕获结构     140、240、250：绝缘底层
150、250、350：连接区域          170、270、370：体区域
280：井                          410、420：曲线
510、610、710、810、910：字线
521、621、721、821、921：氧化物顶层
523、623、723、823、923：电荷捕获结构
525、625、725、825、925：氧化物底层
527、627、727、827、927：连接区域
530、730、830、930：隔离区域
540、640、740、840、940：基底
1002、1102、1202、1302、1402、1502、1602、1702、：体区域
1003、1004、1005：位元线         1010、1020、1030、1040：字线
1103、1104、1105：位元线         1110、1120、1130、1140：字线
1203、1204、1205：位元线         1210、1220、1230、1240：字线
1233、1235：电荷捕获结构         1303、1304、1305：位元线
1310、1320、1330、1340：字线     1333、1334、1335：电荷捕获结构
1403、1404、1405：位元线         1410、1420、1430、1440：字线
1503、1504、1505：位元线         1510、1520、1530、1540：字线
1603、1604、1605：位元线         1610、1620、1630、1640：字线
1623、1625：电荷捕获结构         1703、1704、1705：位元线
1710、1720、1730、1740：字线     1723、1724、1725：电荷捕获结构
1800：记忆体阵列                 1801：行解码器
1802：字线                       1803：列解码器
1804：位元线                     1805、1807：汇流排
1806：方块                       1808：供应电压
1809：偏压措施状态机             1811：资料输入线
1815：资料输出线                 1850：集成电路
具体实施方式
请参阅图1A和1B所示，是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上经由在闸极(gate)上施加负电压的一种读取操作(readoperation)。对比于图1B，图1A中的电荷捕获结构的电荷储存态的净(net)正电荷相对较多。图1A和图1B具有p型掺杂的体区域(body region)170和n+型掺杂的体区域150。储存单元其余的部分包括在体区域170上的绝缘底层140(底部氧化物层)，绝缘底层140上的电荷捕获结构130，电荷捕获结构130上的绝缘顶层120(顶部氧化物层)以及在氧化物结构120上的闸极110。典型的绝缘顶层包括5到10纳米(nanometer)厚的二氧化硅和氧氮化硅，或者其它类似的高绝缘系数(dielectric constant)材料，如Al2O3。典型的绝缘底层包括3到10纳米厚的二氧化硅和氧氮化硅，或者其它类似的高绝缘系数材料。典型的电荷捕获结构包括3到9纳米厚的氮化硅，或者其它相类似的高绝缘系数材料，包括金属氧化物如Al2O3，HfO2等。电荷捕获结构可以是一个不连续凹穴(pockets)，或电荷捕获材料的颗粒，或者如图中所示是一个连续的层。
类似PHINES单元的储存单元，举例来说都包括，一个2到10纳米厚的底部氧化物层，一个2到10纳米厚的电荷捕获层，和一个2到15纳米厚的顶部氧化物层。
在一些实施例中，闸极包括一种材料，其工作函数(work function)高于n型硅的固有工作函数，或者高于大约4.1eV，更倾向高于4.25eV，甚至包括高于大约5eV。典型的闸极材料包括p型聚乙烯(poly)，TiN，Pt，和其它高工作函数的金属或材料。其它适合此技术实施例的具有相对较高工作函数的材料包括金属Ru，Ir，Ni和Co，金属合金如RuO2，但不局限于这些金属和金属合金。高工作函数的闸极材料导致了其电子通道(electrontunneling)注入壁垒(injection barrier)要比典型的n型多晶硅材料闸极的注入壁垒要高。在用二氧化硅作绝缘顶层的情况下，n型多晶硅闸极的电子通道注入壁垒在3.15eV左右。因此，本发明实施例所有的闸极和绝缘顶层材料的电子通道注入壁垒要大约高于3.15eV，例如高于3.4eV，更倾向高于4eV。在用二氧化硅作绝缘顶层的情况下，p型多晶硅闸极的电子通道注入壁垒大约为4.25eV，相对于具有n型多晶硅闸极和二氧化硅绝缘顶层的储存单元，聚合得到的储存单元的门限电压降低了约2V。
在老式的储存单元中，浮动闸极(floating gate)的材料是等电位的(equipotential)或者几乎为等电位结构，例如高度掺杂的多晶硅。这样，施加在浮动闸极上的电荷将会均匀的分布到整个浮动闸极。如果想经由在浮动闸极上增加电荷的方法来提高其某一部分的电荷密度时，由于浮动闸极的等电位的特性，故必须加入大量的电荷直到整个浮动闸极的电荷密度都得到提高。
与浮动闸极相反，电荷捕获结构既不近似为等电位的，也不近似为等电位结构。当在电荷捕获结构上增加电荷时，电荷会保持在电荷捕获结构的某一部分上，而不是自动均匀分布到整个电荷捕获结构。这样，如果想经由在电荷捕获结构上增加电荷的方法来提高浮动闸极某一部分的电荷密度时，电荷捕获结构上之这部分的电荷密度将会提高，而别的部分的电荷密度则相对地保持不变。这样电荷捕获结构上所需要增加的电荷数量就远小于与之相比较的浮动闸极。
在图1A中，储存单元的电荷捕获结构130已经被编程，例如利用对其进行带对带电洞注入(band-to-band hole injection)的方法。在编程之前，储存单元的电荷捕获结构130已经被抹除，其例如使用通道重置操作(channel reset operation)，利用Fowler-Nordheim通道把电子从闸极110注入到电荷捕获结构130，并且从电荷捕获结构130注入到体区域170。
在图1A读取电荷捕获结构130的偏压措施(bias arrangement)中，闸极110的电压是-5V，连接区域(contact region)150的电压为3V，体区域170的电压为0V。图1B中的储存单元与图1A中的类似，除了读取操作时在电荷捕获结构130上具有更多的净(net)负电荷。在图1B读取电荷捕获结构130的偏压措施中，闸极110的电压是-5V，连接区域150的电压为3V，体区域170的电压为0V。在图1A和1B中，偏压措施施加在不同的端点，以保证能带(energy band)有足够的弯曲(bend)来在n+掺杂的连接区域150中形成带对带(band-to-band)电流。
在图1A和1B的偏压措施中，p型掺杂的体区域170和n+掺杂的连接区域150之间的连接区域表现为一个反向偏压(reverse biased)的PN连接(p-njunction)。然而，闸极电压使能带发生了足够的弯曲，以至n+掺杂连接区域150中形成了带对带通道。源极150中的高掺杂浓度，被引发的空间电荷区域的高电荷密度，以及伴随的电压变化的空间电荷区域(space charge region)长度变短，都进一步增强了能带弯曲。价带(valence band)的电子穿过禁带间隙(forbidden gap)到达导带(conduction gap)，并漂移到电位障壁(potentialhill)之下，深入n+掺杂源极150。类似地，电洞(holes)漂移到电位障壁上方，远离n+掺杂源极150，向p型掺杂体区域170漂移。
闸极110的电压经由绝缘底层140(底部氧化物层)控制体区域170中靠近绝缘底层140(底部氧化物层)部分的电压。依次地，体区域170中靠近绝缘底层140(底部氧化物层)部分的电压可控制在体区域170和n+掺杂区域150之间的能带弯曲程度。随着闸极110的电压变得更低，体区域170中靠近绝缘底层140(底部氧化物层)部分的电压将变得更低，导致在n+掺杂源极150上的能带弯曲程度更大。更多的带对带电流之流动，可产生至少是以下两个方面结合起来的结果：1)弯曲能带一侧的占据电子(occupied electron)能阶(energy level)与能带另一侧的非占据电子(unoccupied electron)能阶之间的交叠(overlap)加大，2)占据电子能阶与非占据电子能阶间的电位障壁宽度减少(见Physics of SemiconductorDevices，1981)。
如上所述，在图1A中，电荷捕获结构130具有相对较高的净正电荷，例如经由被编程和被电洞(hole)占据，反之在图1B中，电荷捕获结构130具有相对较高的净负电荷，例如经由被抹除和被电子占据。那么，根据高斯定律，当在闸极110施加-5V的电压时，图1B中的绝缘底层140(底部氧化物层)和体区域170中靠近绝缘底层140的部分被负偏压的程度要比图1A中的深。因此，图1B中连接区域150和体区域170之间的能带弯曲比图1A中的深。同时，在图1A的偏压措施中，当在电荷捕获结构130上进行读取操作时，相对于图1B来说，在连接区域150和体区域170之间有更多的带对带电流流过。
请参阅图1C和图1D所示，是一个电荷捕获储存单元的示意图，显示了在电荷捕获结构上，在闸极上施加正电压的方法所进行的读取操作。图1C和1D中的电荷捕获储存单元具有一个n型掺杂的体区域170和一个p+掺杂的连接区域(contact region)150，这与图1A和1B中的p型掺杂的体区域170和n+掺杂的连接区域150不同。
在图1C中，电荷捕获结构有一个电荷储存态(state)，相对图1D来说，图1C的电荷储存态具有更多的净正电荷。在图1C中，在为读取电荷捕获结构130而采用的偏压措施中，闸极110的电压是5V，连接区域150的电压为-3V，体区域170的电压为0V。图1D中的储存单元与图1C类似，除了在读取操作时在电荷捕获结构130上具有更多的净负电荷。在图1D中，在为读取电荷捕获结构130而采用的偏压措施中，闸极110的电压是5V，连接区域150的电压为-3V，体区域170的电压为0V。在图1C和1D中，偏压措施施加在不同的端点，以保证能带有足够的能带弯曲来在p+掺杂连接区域150中形成带对带电流。
图1C中的绝缘底层140(底部氧化物层)和体区域170中靠近绝缘底层140的部分被正偏压的程度要比图1D中的深。因此，图1C中在连接区域150和体区域170之间的能带弯曲比图1D中的还大。同时，在图1C的偏压措施中，当在电荷捕获结构130上进行读取操作时，相对于图1D来说，在连接区域150和体区域170之间有更多的带对带电流流过。
图1A和1B在读取操作时的偏压措施和图2A，2D，3A，3D中编程操作时的偏压措施之间的差别，显示了一个精确的平衡。读取操作时，连接区域和体区域之间的电位差(potential difference)不应引起有一定数量的载子(carrier)穿过通道氧化层并影响电荷储存结构的电荷储存态。相反地，在编程操作时，连接区域和体区域之间的电位差应足以引起一定数量的载子穿过通道氧化层并影响电荷储存结构的电荷储存态。
请参阅图2A-2F所示，是储存单元的示意图，显示了主要用电洞而在储存单元上进行编程和抹除操作。
在图2A中，使用带对带通道所引发的热电洞注入(hot hole injection)步骤以完成编程操作。在图2B和2C中，抹除操作使用电场引发的电洞通道(hole tunneling)(也叫Fowler-Nordheim通道)来完成，电洞通道引起闸极和电荷捕获结构之间以及体区域和电荷捕获结构之间的通道电流。图2A-2C的储存单元具有n型连接区域和p型体区域。
因此，按图2A所描述的，经由在闸极210上施加-5V电压，在连接区域250上施加5V电压以及在体区域270上施加0V电压，以编程电荷捕获结构230。这使具有足够能量的热电洞越过通道绝缘体240到达电荷捕获结构230。图2B中描述了经由在闸极210施加相对高的10V正偏压和在连接区域250和体区域270施加相对高的-10V负偏压，引发了一方向上的从闸极210到体区域270和连接区域250的电场辅助电洞通道。图2C描述了经由在闸极210上施加相对较高的-10V负偏压和在连接区域250和体区域270上施加相对较高的10V正偏压，引发了一方向上的从体区域270和连接区域250到闸极210的电场辅助电洞通道。
图2D-2F中的储存单元具有一个p型连接区域250和一个n型体区域270。在图2D中，一编程操作以来自p型基底(substrate)或井(well)280的电洞增加了在电荷捕获结构上的净正电荷。经由在基底或井280上施加6V，体区域270上施加5V，连接区域250上施加-5V和闸极210上施加-10V，这个编程操作注入了少量越过n型体区域270的电洞载子。图2E描述了经由在闸极210上施加相对高的10V正偏压以及在连接区域250和体区域270上施加相对高的-10V负偏压，引发了在一方向上从闸极210到体区域270和连接区域250的电场辅助电洞通道。图2F描述了经由在闸极210上施加相对高的-10V负偏压以及在连接区域250和体区域270上施加相对高的10V正偏压，引发了在一方向上从体区域270和连接区域250到闸极210的电场辅助电洞通道。在图2A-2F中，连接区域的电压也可以是浮动的。
其它的编程和抹除技术可以被应用在适用于PHINES型储存单元的操作算法(operation algorithms)中，例如在美国专利No.6,690,601中描述的，亦可应用在其它的储存单元和操作算法。
请参阅图3A-3F所示，是储存单元的示意图，主要用电子实行储存单元上的编程和抹除操作。在图3A中，使用带对带通道引发的热电子注入以完成编程操作。在图3B和3C中，抹除操作使用电场引发的电子通道(electrontunneling)(也叫Fowler-Nordheim通道)来完成，电子通道导致闸极和电荷捕获结构之间以及体区域和电荷捕获结构之间的通道电流。图3A-3C的储存单元具有p型连接区域和n型体区域。
因此，按图3A所描述的，经由在闸极310上施加5V电压，在连接区域350上施加-5V电压以及在体区域370上施加0V电压，以编程电荷捕获结构330。这使具有足够能量的热电子越过通道绝缘体340到达电荷捕获结构330。图3B中描述了经由在闸极310施加相对高的-10V负偏压以及在连接区域350和体区域370施加相对高的10V正偏压，引发了一方向上的从闸极310到体区域370和连接区域350的电场辅助电子通道。图3C描述了经由在闸极310上施加相对较高的10V正偏压和在连接区域350和体区域370上施加相对较高的-10V负偏压，引发了一方向上的从体区域370和连接区域350到闸极310的电场辅助电子通道。
图3D-3F中的储存单元具有一个n型连接区域350和一个p型体区域370。在图3D中，一编程操作以来自n型基底或井380的电子增加了在的电荷捕获结构上的净负电荷。经由在基底或井380上施加-6V，体区域370上施加-5V，连接区域350上施加+5V和闸极310上施加+10V，这个编程操作注入了少量越过p型体区域370的电子载子。图3E描述了经由在闸极310上施加相对高的-10V负偏压以及在连接区域350和体区域370上施加相对高的+10V正偏压，引发了在一方向上从闸极310到体区域370和连接区域350的电场辅助电子通道。图3F描述了经由在闸极310上施加相对高的10V正偏压以及在连接区域350和体区域370上施加相对高的-10V负偏压，引发了在一方向上从体区域370和连接区域350到闸极310的电场辅助电子通道。在图3A-3F中，连接区域的电压也可以是浮动的。
请参阅图4A，4B和4C所示，是显示在储存单元上进行的编程和抹除操作的曲线图，其资料点(data point)取自带对带读取操作。
在曲线图4A中，经由电场辅助电子通道，而抹除含有处于已编程态之电荷捕获部分的储存单元，这步骤由在闸极上施加相对高的负偏压和在体区域上施加相对高的正偏压而引发的。在曲线中，在连接区域浮动的情况下，经由在闸极、接地的体区域中加-19.5V电压，可同时抹除两个储存单元的电荷捕获部分。对于每个资料点，经由在闸极加-10V，连接区域加2V，把体区域接地，来执行读取操作。
在曲线图4B中，对第一个电荷捕获储存单元进行编程操作，曲线图4C中，对第二个电荷捕获储存单元进行编程操作。曲线410代表第一个电荷捕获储存单元的读取电流。曲线420代表第二个电荷捕获储存单元的读取电流。在图4B中，经由在闸极施加-8V，连接区域施加5V以及把体区域接地，可编程第一个电荷捕获储存单元。在图4B中，当编程电荷捕获结构时，电荷捕获结构410的读取电流从最高的大约100nA下降到最低的大约1nA。第一个电荷捕获储存单元的编程操作不会对相邻的第二个电荷捕获储存单元420的读取电流曲线产生实质影响。在图4C中，经由在闸极施加-8V，在连接区域施加5V以及把体区域接地，可编程第二个电荷捕获储存单元。在图4C中，当编程第二个电荷捕获结构时，第二个电荷捕获结构420的读取电流从最高的大约100nA下降到最低的大约1nA。第二个电荷捕获储存单元的编程操作对第一个电荷捕获储存单元410的读取电流曲线不产生实质影响。对图4B和4C中的每一个资料点，经由在闸极施加-10V，在连接区域施加2V以及把体区域接地来进行读取操作。
在图4B和4C中的检测窗口(sensing window)相对较宽，因为反转读(reverse read)并没有把令人感兴趣的电荷捕获结构的的电荷储存态测量和另一个电荷捕获结构的电荷储存态联系起来，即使这两个电荷捕获结构皆属于相邻的电荷捕获储存单元。在第一个电荷捕获储存单元上执行带对带读取操作所引起的读取电流对于相邻的第二个电荷捕获储存单元的逻辑状态来说是相对不敏感的，并且在第二个电荷捕获储存单元上执行带对带读取操作所引起的读取电流对于相邻的第一个电荷捕获储存单元的逻辑状态来说也是相对不敏感的。每个电荷捕获结构可以储存一位元和多位元。例如，如果每个电荷捕获结构储存两位元，那么就会有四个不同的电荷能阶。
请参阅图5A和5B所示，是在相邻的电荷捕获储存单元之间有隔离区域的电荷捕获储存单元的示意图。在图5A中，每一个储存单元都有p+掺杂的连接区域527，氧化物底层525，电荷捕获结构523，氧化物顶层521以及隔离区域530。储存单元形成在n型基底(substrate)上。一个字线(wordline)510给一共用行(common row)的储存单元提供闸极电压，一个位元线(bit line)给一共用列(common column)的储存单元的p+掺杂的连接区域527提供连接区域电压。图5B中的储存单元与5A中的类似，除了是形成在p型基底540上并有n+掺杂的连接区域527之外。
请参阅图6A和6B所示，是电荷捕获储存单元的示意图。与图5A和5B不同，在图6A和6B中，电荷捕获储存单元的构成中没有在相邻的电荷捕获储存单元之间的隔离区域。在图6A中，每一个储存单元都有p+掺杂的连接区域627，氧化物底层625，电荷捕获结构623，氧化物顶层621。储存单元形成在n型基底上。一个字线610给一共用行(common row)的储存单元提供闸极电压，一个位元线于一共用列(common column)的储存单元给p+掺杂的连接区域627提供连接区域电压。图6B中的储存单元与6A中的类似，除了是形成在p型基底640上并有n+掺杂的连接区域627之外。
请参阅图7A和7B所示，是电荷捕获储存单元的示意图。与图5A和5B不同，在图7A和7B中，储存单元的构成中含有一个贯穿电荷捕获储存单元串的ONO堆叠结构(stack)。在图7A中，每一个储存单元都有p+掺杂的连接区域727，氧化物底层725，电荷捕获结构723，氧化物顶层721以及隔离区域730。储存单元形成在n型基底上。一个字线710给一共用行的储存单元提供闸极电压，一个位元线给一共用列的储存单元的p+掺杂的连接区域727提供连接区域电压。图7B中的储存单元与7A中的类似，除了是形成在p型基底740上并有n+掺杂的连接区域727之外。
图8A和8B是一串具有p型连接区域的电荷捕获储存单元的示意图。图8A显示了在X轴方向上在相邻电荷捕获储存单元之间没有隔离区域的电荷捕获储存单元串。每个储存单元有一个p+掺杂的连接区域827，一个氧化物底层825，一个电荷捕获结构823以及一个绝缘顶层821。这些储存单元形成在一个n型基底840上。一个字线810给一共用行(common row)(例如，一个共用字线)的储存单元提供闸极电压，一个位元线给一共用列(例如，一个共用位元线)的储存单元的p+掺杂的连接区域827提供连接区域电压。图8B显示了在Y轴方向上在相邻电荷捕获储存单元之间具有隔离区域的电荷捕获储存单元串。每个储存单元有一个氧化物底层825，一个电荷捕获结构823，一个绝缘顶层821以及隔离区域830。这些储存单元形成在一个n型基底840上。一个字线810给一共用行(例如，一个共用字线)的储存单元提供闸极电压。
请参阅图9A和9B所示，是一串具有n型连接区域的电荷捕获储存单元的示意图。图9A显示了在X轴方向上在相邻电荷捕获储存单元之间没有隔离区域的电荷捕获储存单元串。每个储存单元有一个n+掺杂的连接区域927，一个氧化物底层925，一个电荷捕获结构923以及一个绝缘顶层921。这些储存单元形成在一个p型基底940上。一个字线910给一共用行(例如，一个共用字线)的储存单元提供闸极电压，一个位元线给一共用列(例如，一个共用位元线)的储存单元的p+掺杂的连接区域927提供连接区域电压。图9B显示了在Y轴方向上在相邻电荷捕获储存单元之间有隔离区域(isolation region)的电荷捕获储存单元串。每个储存单元有一个氧化物底层925，一个电荷捕获结构923，一个绝缘顶层921以及隔离区域930。这些储存单元形成在一个p型基底940上。一个字线910给一共用行(例如，一个共用字线)的储存单元提供闸极电压。
请参阅图10所示，是电荷捕获储存单元串的示意图，显示了在电荷捕获储存单元串上所进行的抹除操作。体区域1002的电压为10V。将要被抹除的电荷捕获储存单元1010，1020，1030，和1040的字线具有-10V的电压。提供连接区域电压的位元线1003，1004，1005是浮动的。经由从闸极到电荷捕获结构以及从电荷捕获结构到体区域的FN电子通道，可以抹除阵列中的储存单元。
请参阅图11所示，是电荷捕获储存单元串的示意图，显示了在电荷捕获储存单元串上所进行的抹除操作。体区域1102的电压为-10V。将要被抹除的电荷捕获储存单元1110，1120，1130，和1140的字线具有10V的电压。提供连接区域电压的位元线1003，1104，1105是浮动的。经由从闸极到电荷捕获结构以及从电荷捕获结构到体区域的FN电子通道，可以抹除阵列中的储存单元。
请参阅图12所示，是电荷捕获储存单元串的简化图，显示了在电荷捕获储存单元串中被选中的储存单元上所进行的编程操作。体区域1202接地。位元线1203和1205具有5V电压，可提供电压于将被编程的储存单元的连接区域。位元线1204接地，它不对应任何将被编程的储存单元的连接区域。将被编程的储存单元的字线1230上的电压为-5V。位于位元线1203，1204和1205之间的字线1210和1220和将被编程的储存单元的字线1230上的电压为10V。将被编程的储存单元的字线1230的另一侧是字线1240，其电压为-5V，或是接地。在字线1210及1220上的10V电压引起其所在的储存单元的体区域的反转，并且这反转将位元线1203，1204和1205的电压与字线1230的储存单元的连接区域电性连接。电荷捕获结构1233和1235仅属于位元线1203、1205与字线1230的交叉点上的储存单元，其电压高得足以将电荷从储存单元的底部氧化物层注入到电荷捕获结构中。因此，只有电荷捕获结构1233和1235被编程。
请参阅图13所示，是电荷捕获储存单元串的简化图，显示了在电荷捕获储存单元串中被选中的储存单元上进行的读取操作。体区域1302电压为-10V。位元线1303，1304和1305具有3V电压，其提供电压给将被读取的储存单元的连接区域。可供选择地，任何不对应将要被读取的储存单元连接区域的位元线可以被接地。将被读取的储存单元的字线1330上的电压为-5V。位于位元线1303，1304和1305之间的字线1310和1320和将被读取的储存单元的字线1330上的电压为10V。在将被读取的储存单元的字线1330的另一侧是字线1340，其电压为-5V，或是接地。在字线1310及1320上的10V电压可引起其所在的储存单元的体区域的反转，并且这反转将位元线1303，1304和1305的电压与字线1330的储存单元的连接区域电性连接。电荷捕获结构1333，1334和1335仅属于位元线1303，1304，1305与字线1330的交叉点上的储存单元，其电压高得足以引起储存单元连接区域和体区域之间的带对带电流。因此，只有电荷捕获结构1333，1334和1335被读取。
请参阅图14所示，是电荷捕获储存单元阵列的简化图，显示了在电荷捕获储存单元阵列上的抹除操作。体区域1402电压为10V。位元线1403，1404和1405具有10V的电压，其提供电压给将被读取的储存单元的连接区域。将被抹除的储存单元的字线1410，1420，1430和1440上的电压为-10V。阵列中的储存单元可以经由从电荷捕获结构到体区域以及从闸极到电荷捕获结构的FN通道电子而被抹除。
请参阅图15所示，是电荷捕获储存单元阵列的简化图，显示了在电荷捕获储存单元阵列上的抹除操作。和图14中的抹除操作不同的是，在图15中，相对于体区域来说，在闸极施加正电压。体区域1502电压为-10V。位元线1503，1504和1505具有-10V的电压，其提供电压给将被读取的储存单元的连接区域。将被抹除的储存单元的字线1510，1520，1530和1540上的电压为10V。阵列中的储存单元可以经由从体区域到电荷捕获结构以及从电荷捕获结构到闸极的FN通道电子而被抹除。
请参阅图16所示，是电荷捕获储存单元陈列的简化图，显示了在电荷捕获记忆体阵列中被选中的储存单元上所进行的编程操作。体区域1602接地。位元线1603和1605具有5V电压，可提供将被编程的储存单元的连接区域电压。位元线1604接地，它不对应任何将被编程的储存单元的连接区域。将被编程的储存单元的字线1620上的电压为-5V。不对应任何将被编程的储存单元的字线1610，1630和1640是接地。电荷捕获结构1623和1625仅属于位元线1603、1605与字线1620的交叉点上的储存单元，字线1620的电压高得足以将电荷从储存单元的底部氧化物层注入到电荷捕获结构中。因此，只有电荷捕获结构1623和1625被编程。
请参阅图17所示，是电荷捕获储存单元阵列的示意图，显示了在电荷捕获储存单元阵列上所进行的读取操作。体区域1702接地。位元线1703，1704和1705具有3V电压，其提供电压给将被读取的储存单元的连接区域。可供选择地，任何不对应于将要被读取的储存单元连接区域的位元线可以被接地。将被读取的储存单元的字线1720上的电压为-5V。不对应任何将被读取的储存单元的字线1710，1730和1740被接地。电荷捕获结构1723，1724和1725仅属于位元线1703，1704，1705与字线1720的交叉点上的储存单元，字线1720的电压高得足以引起储存单元连接区域和体区域之间的带对带电流。因此，只有电荷捕获结构1723，1724和1725被读取。
请参阅图18所示，是根据一个实施例所形成的集成电路的简单方块图。集成电路1850包括一个在半导体基底上使用电荷捕获储存单元的记忆体阵列1800。行解码器(row decoder)1801连接到多条字线1802，这些字线1802在记忆体阵列1800中按行排列。列解码器(column decoder)1803连接到多条位元线1804，这些位元线1804在记忆体阵列1800中按列排列。经由汇流排(bus)1805给列解码器1803和行解码器1801上提供位址。方块1806中的感应放大器(sense amplifier)和资料输入结构(data-in structure)经由资料汇流排1807而耦接到列解码器1803。来自集成电路1850的输入/输出端口(port)，或来自集成电路1850的内部或外部资料源的资料经由资料输入线(data-in line)1811传送到方块1806中的资料输入结构。来自方块1806中的感应放大器的资料经由资料输出线(data-out line)1815传送到集成电路1850的输入/输出端口(port)或其内部或外部其它资料目的地(destination)。一个偏压措施状态机1809控制偏压措施之供应电压1808的使用，例如用于抹除与编程鉴别电压(verify voltage)，和控制编程，抹除，读取储存单元的措施，其例如使用带对带电流。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之申请专利范围所界定者为准。

Claims (50)

1、一种以行和列形式排列的储存单元阵列的操作方法，每一列都包括从一个连接点开始串联的储存单元，每个储存单元都包括一个体区域，一个连接区域，一个绝缘底层，一个具有电荷储存态的电荷捕获结构，一个绝缘顶层及一个闸极，而该以行和列形式排列的储存单元阵列的操作方法包括：
应用第一偏压措施，以确定在串联的储存单元中之至少一个被选中的储存单元的电荷捕获结构的电荷储存态，其中，经由在选中的储存单元和连接点之间的储存单元的连接区域中引起反转的方法，使得第一偏压措施将选中的储存单元的连接区域与连接点电性耦接；以及
测量在选中的储存单元的体区域和连接点之间的电流，以确定选中的储存单元的电荷捕获结构的电荷储存态。
2、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的体区域及连接区域是一个半导体基底的一部分。
3、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施应用选中的储存单元的体区域和连接区域之间的电压差。
4、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施引起在选中的储存单元的闸极和连接区域之间的第一电压差，以及在选中的储存单元的体区域和连接区域之间的第二电压差，其中第一电压差和第二电压差能产生足够的带对带通道电流，以用于所述的测量，而第一电压差及第二电压差不会改变选中的储存单元的电荷储存态。
5、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施可产生第一电压差与第二电压差，而该第一电压差是在选中的储存单元的闸极和连接区域之间的电压差，且该第一电压差至少为5V，而第二电压差是在选中的储存单元的体区域和连接区域之间的电压差，且该第二电压差小于5V。
6、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施引起了经由被选中储存单元的连接区域的至少一个带对带电流。
7、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的选中的储存单元的体区域是一个半导体基底上的一个井。
8、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
9、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态，从而编程选中的储存单元；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，从而抹除选中的储存单元。
10、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态，从而抹除选中的储存单元；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，从而编程选中的储存单元。
11、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元之闸极的电子通道，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
12、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由选中的储存单元的闸极的电洞通道，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
13、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元的体区域的电子通道，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
14、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由选中的储存单元的体区域的电洞通道，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
15、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元的体区域的热电子，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
16、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由选中的储存单元的体区域的热电洞，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
17、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元的连接区域的带对带热电子，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
18、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由选中的储存单元的连接区域的带对带热电洞，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
19、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的选中的储存单元的电荷捕获结构的每一部分的电荷储存态是储存1位元。
20、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，于其中所述的选中的储存单元的电荷捕获结构的每一部分的电荷储存态是储存多位元。
21、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施所产生的热电洞还不足以干扰选中的储存单元的电荷储存态。
22、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，其中所述的第一偏压措施所产生的热电子还不足以干扰选中的储存单元的电荷储存态。
23、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，
其中当由第二偏压措施和第三偏压措施的其中之一来调整选中储存单元的电荷储存态时，其所述的电流约为100nA，而当由第二偏压措施和第三偏压措施中的其中另一个来调整选中储存单元的电荷储存态时，其所述的电流约为1nA。
24、根据权利要求1所述的以行和列形式排列的储存单元阵列的操作方法，更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态；
其中所述的由第二偏压措施和第三偏压措施的其中之一来调整的用于选中储存单元的电荷储存态的电流至少是由第二偏压措施和第三偏压措施中的其中另一个来调整的用于选中的储存单元的电荷储存态的电流的10倍。
25、一种非易失性记忆体，包括：
多数条位元线；
由许多以行和列形式排列的储存单元所组成的一储存阵列，每一列包括从一个连接点(contact)开始串联的储存单元，每一列在连接点上与这些位元线中相应的一条位元线相耦接，而每一个储存单元包括：
一个体区域；
一个连接区域，耦接于体区域；
一个绝缘底层，耦接于体区域；
一个电荷捕获结构，具有电荷储存态并耦接于绝缘底层；及
一个绝缘顶层，耦接于电荷捕获结构；
多数条与储存单元的绝缘顶层耦接的字线，这些字线中的每一条字线为与之耦接的储存单元提供闸极电压；以及
与位元线和字线相耦接的逻辑电路，而该逻辑电路应用第一偏压措施，以确定至少一个被选中的储存单元的电荷捕获结构的电荷储存态，逻辑电路经由测量响应于第一偏压措施的电流，来确定选中的储存单元的电荷捕获结构的电荷储存态，此电流是在选中的储存单元的体区域和连接区域之间的电流。
26、根据权利要求25所述的非易失性记忆体，其中所述的每个储存单元的连接区域都是该些位元线中的至少一个位元线的一部分。
27、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路偏压，将体区域反转，亦将在选中的列中位于1)选中列的连接点和2)选中列中的选中的储存单元之间的任意晶体管实行反转，经由所述的任意晶体管的所述的反转，使得选中的储存单元的连接区域耦接于其相应的位元线。
28、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施在选中的储存单元的体区域和连接区域之间，施行一电压差。
29、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施可引起第一电压差与第二电压差，其中第一电压差是位于选中的储存单元的闸极和连接区域之间的电压差，而第二电压差是位于选中的储存单元的体区域及连接区域之间的电压差，其中第一电压差和第二电压差可产生足够的带对带通道电流，以进行测量步骤，但第一电压差和第二电压差不能改变选中的储存单元的电荷储存态。
30、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施可产生第一电压差与第二电压差，其中第一电压差是位于选中的储存单元的闸极和连接区域之间的电压差，且该第一电压差至少为5V，而第二电压差是在选中的储存单元的体区域和连接区域之间的电压差，且该第二电压差小于5V。
31、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施引起了经由被选中储存单元的连接区域的至少一个带对带电流。
32、根据权利要求25所述的非易失性记忆体，其中所述的选中的储存单元的体区域是一个半导体基底上的一个井。
33、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
34、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态，从而编程选中的储存单元；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，从而抹除选中的储存单元。
35、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态，从而对选中的储存单元进行抹除操作；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，从而对选中的储存单元进行编程。
36、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元闸极的电子通道，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
37、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由选中的储存单元的闸极的电洞通道，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
38、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元体区域的电子通道在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
39、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由选中的储存单元的体区域的电洞通道，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
40、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元体区域的热电子，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
41、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由选中的储存单元的体区域的热电洞，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
42、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由选中的储存单元的连接区域的带对带热电子，在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
43、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由选中的储存单元的连接区域的带对带热电洞，在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态。
44、根据权利要求25所述的非易失性记忆体，其中所述的选中的储存单元的电荷捕获结构的每一部分的电荷储存态是储存1位元。
45、根据权利要求25所述的非易失性记忆体，其中所述的选中的储存单元的电荷捕获结构的每一部分的电荷储存态是储存多位元。
46、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施所产生的热电洞还不足以干扰选中的储存单元的电荷储存态。
47、根据权利要求25所述的非易失性记忆体，其中所述的第一偏压措施所产生的热电子还不足以干扰选中的储存单元的电荷储存态。
48、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态；
其中，当由第二偏压措施和第三偏压措施的其中之一来调整选中的储存单元的电荷储存态时，其所述的电流约为100nA；当由第二偏压措施和第三偏压措施中的其中另一个来调整选中的储存单元的电荷储存态时，其所述的电流约为1nA。
49、根据权利要求25所述的非易失性记忆体，其中所述的逻辑电路更包括：
应用第二偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净正电荷，来调整选中的储存单元的电荷储存态；以及
应用第三偏压措施，经由在选中的储存单元的电荷捕获结构中增加一个净负电荷，来调整选中的储存单元的电荷储存态，
其中所述的由第二偏压措施和第三偏压措施的其中之一来调整的用于选中储存单元的电荷储存态的电流至少是由第二偏压措施和第三偏压措施中的其中另一个来调整的用于选中的储存单元的电荷储存态的电流的10倍。
50、一种非易失性记忆体的制造方法，包括：
提供一个半导体基底；
提供多数条位元线；
提供由许多以行和列形式排列的储存单元所组成的一储存阵列，每一列包括从连接点(contact)开始串联的储存单元，每一列至少在连接点上与这些位元线中相应的一条位元线相耦接，而每一个储存单元包括：
一个体区域；
一个连接区域，耦接于体区域；
一个绝缘底层，耦接于体区域；
一个电荷捕获结构，具有电荷储存态并耦接于绝缘底层；以及
一个绝缘顶层，耦接于电荷捕获结构；
提供多数条字线，而这些字线与储存单元的绝缘顶层相耦接，这些字线中的每一条字线为与之耦接的储存单元提供闸极电压；以及
提供与位元线和字线相耦接的逻辑电路，而该逻辑电路是应用第一偏压措施，来确定至少一个被选中的储存单元的电荷捕获结构的电荷储存态，逻辑电路经由测量响应于第一偏压措施的电流，来确定选中的储存单元的电荷捕获结构的电荷储存态，该电流是在选中的储存单元的体区域和连接区域之间的电流。
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
CN106158019A (zh) * 2015-01-27 2016-11-23 旺宏电子股份有限公司 非易失性存储单元及其控制方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939690A (en) * 1987-12-28 1990-07-03 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation
US5701023A (en) * 1994-08-03 1997-12-23 National Semiconductor Corporation Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness
JP3238576B2 (ja) * 1994-08-19 2001-12-17 株式会社東芝 不揮発性半導体記憶装置
US5600593A (en) * 1994-12-06 1997-02-04 National Semiconductor Corporation Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays
US5814853A (en) * 1996-01-22 1998-09-29 Advanced Micro Devices, Inc. Sourceless floating gate memory device and method of storing data
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
JP3441330B2 (ja) * 1997-02-28 2003-09-02 株式会社東芝 半導体装置及びその製造方法
EP0902438B1 (en) * 1997-09-09 2005-10-26 Interuniversitair Micro-Elektronica Centrum Vzw Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications
KR100388179B1 (ko) * 1999-02-08 2003-06-19 가부시끼가이샤 도시바 불휘발성 반도체 메모리
US6160286A (en) * 1999-10-20 2000-12-12 Worldwide Semiconductor Manufacturing Corporation Method for operation of a flash memory using n+/p-well diode
US6172907B1 (en) * 1999-10-22 2001-01-09 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-semiconductor (SONOS) type memory cell and method for retaining data in the same
CN1215561C (zh) * 2002-01-11 2005-08-17 力晶半导体股份有限公司 可随机编程的非挥发半导体存储器
US6690601B2 (en) * 2002-03-29 2004-02-10 Macronix International Co., Ltd. Nonvolatile semiconductor memory cell with electron-trapping erase state and methods for operating the same
US6657894B2 (en) * 2002-03-29 2003-12-02 Macronix International Co., Ltd, Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
US7049654B2 (en) * 2004-03-31 2006-05-23 Intel Corporation Memory with split gate devices and method of fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158019A (zh) * 2015-01-27 2016-11-23 旺宏电子股份有限公司 非易失性存储单元及其控制方法
CN106158019B (zh) * 2015-01-27 2019-07-30 旺宏电子股份有限公司 非易失性存储单元及其控制方法

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