CN1776801A - 显示装置的驱动器芯片以及具有该驱动器芯片的显示装置 - Google Patents

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Abstract

一种显示装置，包括PCB、驱动器芯片和显示面板。所述驱动器芯片被安装在电耦合到PCB和显示面板的FPCB上。所述驱动器芯片包括操作于相对低压和相对高频的第一电路。所述显示面板包括像素阵列和用于驱动像素的第二电路。所述第二电路操作于相对高压和相对低频。因此，驱动器芯片IC的生产效率可以增加。

Description

显示装置的驱动器芯片以及具有该驱动器芯片的显示装置
技术领域
本发明涉及一种用于LCD显示装置的驱动器芯片，更具体地说，涉及能够增加驱动器芯片IC生产效率的、用于显示装置的驱动器芯片组合。
背景技术
在各种电子装置中，例如蜂窝电话、PDA、便携多媒体装置、台式机、膝上型计算机等中，采用了显示装置。
显示装置的类型包括：阴极射线管(CRT)、等离子体显示面板(PDP)、有机发光显示器(OLED)、液晶显示器(LCD)等。LCD装置具有多种有用的特性，例如，诸如与CRT相比，较轻的重量、较小的尺寸、较高分辨率、较低功耗、以及更不妨害生态环境。
在典型的LCD装置中，液晶分子的排列响应于施加至此的电场而被改变，由此包含液晶分子的像素层的光学特性(包括双折射性、亮度、漫射等)被改变。
LCD装置由于液晶排列的类型而被分类为扭转向列(TN)LCD装置(使用TN液晶)或者超扭转向列(STN)LCD装置(使用STN液晶)。LCD装置基于用于驱动液晶的电路也被分类为有源矩阵LCD装置(在每个像素中具有一个开关)或者无源矩阵LCD装置。有源矩阵LCD装置典型地是TN LCD装置，无源矩阵LCD装置典型地是STN LCD装置。
因为有源矩阵LCD使用薄膜晶体管(TFT)作为每个像素中的开关，所以有源矩阵LCD装置不同于无源矩阵LCD装置。因为无源矩阵LCD装置不使用在每个像素中的开关(例如，TFT)，所以无源矩阵LCD装置设计复杂性较低。
TFT可以被分类为非晶硅TFT(在图1中使用的a-Si TFT)或者多晶硅(例如在图2中使用的Poly-Si TFT)。多晶硅半导体薄膜基底具有大于或等于大约30cm2/Vsec的载流子(电子)迁移率，而非晶硅半导体薄膜基底具有大约0.5cm2/Vsec的载流子(电子)迁移率。因此，采用多晶硅TFT的LCD装置可以被具有较高频率(例如大约几兆赫(MHz))的信号驱动。
此外，多晶硅TFT基于处理温度可以被分类成高温多晶硅(HTPS)TFT和低温多晶硅(LTPS)TFT。HTPS TFT在大约1000℃的温度下形成在多晶硅(晶体)基底上，并且LTPS TFT在低于大约650℃温度下形成在玻璃基底上。
因此，尽管与非晶硅TFT LCD装置相比较较低的功率消耗和较低的成本，但多晶硅TFT LCD装置具有包括如下的缺点：多晶硅TFT LCD装置与非晶硅TFT LCD装置相比更为复杂的制造过程。结果，多晶硅TFT LCD装置更频繁地用于实现小屏幕显示装置，诸如在IMT-2000蜂窝电话中(第三代移动通信系统)。
非晶硅TFT LCD装置比多晶硅TFT LCD装置具有更高的产量并且具有较大的屏幕，从而非晶硅TFT LCD装置主要应用于大屏幕显示装置，诸如例如在笔记本式个人计算机中、在LCD监视器中、在高分辨率电视(HDTV)接收机中等。
图1是说明传统的、包括多晶硅薄膜晶体管(TFT)基底的多晶硅TFT液晶显示装置的示意图。
参考图1，多晶硅TFT LCD装置包括玻璃基底10，其上形成有数据驱动电路12和栅极驱动电路14。数据驱动电路12和栅极驱动电路14被电耦合到端子16。所述端子经由film电缆18电耦合到集成印刷电路板(PCB)20。通过利用集成驱动器电路，多晶硅TFT LCD装置允许较低的生产成本以及降低的功率消耗。
图2是说明传统的、包括非晶硅薄膜晶体管(TFT)基底的非晶硅TFT液晶显示装置的示意图。
在图2中，非晶硅TFT LCD装置包括以膜上芯片(COF)方式形成于多个柔性印刷电路板(FPCB)32上的多个数据驱动器芯片34。数据PCB 36经由多个FPCB 32被耦合到玻璃基底10上的像素阵列的多个源极线端子。此外，多个栅极驱动器芯片40以COF方式形成在多个FPCB 38上并连接到栅极PCB42。可替换地，集成数据PCB(其中安装了栅极驱动器的电源)也可用于实现栅极PCB 42。具体地，源极驱动器、DC-DC变换器、栅极驱动器等可以被集成在单个芯片IC，使得显示模块更容易制造。
然而，当利用集成PCB时，因为CPU接口(或系统接口)被广泛地用于移动电话中所采用的液晶显示装置，所以在移动电话中所采用的液晶显示装置的帧存储器也需要被集成在单个芯片IC上。例如，用于高速串行接口的元件(用于减少液晶显示装置的接口的连接管脚的数目)以及执行多媒体功能的元件(诸如MPEG-4、3-D实现)也需要被集成在单个芯片IC上。
然而，由于制造DC-DC变换器和栅极驱动器IC的工艺不同于制造存储器和用于多媒体功能的数字电路的工艺，所以在尺寸和成本方面降低了集成电路(IC)的生产效率。
移动显示数字接口(MDDI)标准，由QUALCOMM开发的高速串行互连技术，通过极大地减少经由绞链的导线数，而增加了翻盖和滑盖移动电话中的可靠性并降低了其功率消耗。
发明内容
本发明的一个方面提供一种显示装置，除了内置MDDI显示接口外，其结合了如下特征：定时控制器、源极驱动器、栅极驱动器、电源(DC-DC变换器)、和帧缓冲存储器(SRAM)。
本发明的一个方面提供一种驱动器芯片IC，其中在工作于相对高压和相对低频的电路被集成的同时，工作于相对低压和相对高频的电路被集成(例如，在液晶显示面板上)，以最大化生产效率。
本发明的另一方面也提供了一种包括如上驱动器芯片IC的显示装置。
本发明的示例实施例提供了一种于电耦合在印刷电路板(PCB)和显示面板之间的柔性印刷电路板(FPCB)上安装的显示装置的驱动器芯片IC。驱动器芯片IC包括串行接口、定时发生器和存储器。串行接口将从PCB上的基带IC提供的第一图像数据变换成第二图像数据并输出第二图像数据。定时发生器基于从PCB提供的第一控制信号输出第二控制信号。存储器存储第二图像数据并基于第二控制信号将存储的第二图像数据输出到显示面板。
本发明的示例实施例还提供包括PCB(例如，携带基带IC)、驱动器芯片IC和显示面板的显示装置。驱动器芯片IC包括安装在电耦合到PCB的FPCB上、工作于相对低压和相对高频的第一电路。显示面板包括多个像素和用于驱动像素的第二电路，其中第二电路工作于相对高压和相对低频。
如上所述，诸如操作于相对高压和相对低频的源极驱动器、栅极驱动器和DC-DC变换器的电路集成在液晶显示面板，并且包括操作于相对低压和相对高频的电路的专用IC被分离地安装耦合到液晶显示面板。因此，可以最大化生产效率。
附图说明
当结合附图通过参考如下的详细描述，本发明的上述和其他特性将会变得更加清楚，其中：
图1是包括在多晶硅基底中形成的薄膜晶体管(TFT)的传统液晶显示(LCD)装置的示意图；
图2是包括在非晶硅基底中形成的薄膜晶体管(TFT)的传统液晶显示(LCD)装置的示意图；
图3是根据本发明的示例实施例的液晶显示(LCD)装置的方框图；
图4是图3的液晶显示装置的电路方框图；
图5A和5B一起是图3的液晶显示装置的详细电路方框图；
图6是说明在图5A中所示的图形控制器IC120的方框图；
图7A和7B是说明图5A中所示的互连第一串行接口130和第二串行接口210的电路图；
图7C是说明图7A和7B中所示的第一串行接口130和第二串行接口中信号定时的定时图；
图8是说明图5A和5B中液晶显示(LCD)装置的像素驱动电路的详细方框图；
图9是说明图5B和8中所示的电平移动器(level shifter)330的详细方框图；
图10是说明图9的电平移动器330的输入和输出信号的波形的定时图；
图11是说明图4和8中所示的栅极驱动器400的电路图；
图12是说明图11中使用的多晶硅三态(选通)反相器的详细电路图；
图13是说明图5B和8中所示的源极(数据)驱动器320的详细电路图；
图14是说明根据本发明的另一示例实施例的用于驱动液晶显示(LCD)装置的设备的电路方框图；
图15是说明与图14的电路一起使用的栅极驱动器900的方框图；以及
图16是说明图14中所示源极驱动器820的详细方框图。
具体实施方式
图3是说明根据本发明示例实施例的有源矩阵液晶显示(LCD)装置的方框图。
参考图3，液晶显示装置包括印刷电路板(PCB)、柔性印刷电路板(FPCB)以及显示面板PNL。
PCB包括基带IC 100，并且被物理和电地耦合到FPCB。
操作于相对低压和相对高频的低压/高频电路200形成在耦合PCB到显示面板PNL的FPCB上。低压/高频电路200具有低于显示面板PNL的外围区域中形成的电平移动器的操作电压的操作电压以及高于电平移动器的操作频率的操作频率。
显示面板PNL包括显示区域(包括m×n像素阵列500)以及外围区域，以基于由显示面板PNL被电耦合到的FPCB提供的控制信号和图像信号显示图像。高压/低频电路300(操作于相对高压和相对低频)形成在外围区域。用于顺序输出栅极信号的栅极驱动器400也形成在外围区域。具有多个(m×n)像素的像素阵列500形成在显示区域中。
每个m×n像素形成在由交叉栅极线GL(例如，图4中示出的G1、G2、G3、GN-1、GN)和源极线SL(例如，图4中示出的D1、D2、D3、DM-1、DM)的交叉定义的区域中。每个像素具有包括多晶硅的晶体管沟道层。因此，每个像素包括由具有分别电耦合到栅极线GL和源极线SL的栅极和源极电极的多晶硅TFT组成的开关。
栅极线GL(例如，图4中示出的G1、G2、G3、GN-1、GN)将栅极信号提供到多晶硅TFT的栅极，并且源极线SL将数据信号提供到多晶硅TFT的源电极。多晶硅TFT具有公共耦合到液晶电容器Clc和存储电容器Cst的漏电极(如图3中所示)。
如上所述，在具有多晶硅TFT的液晶显示(LCD)装置中，操作于相对高压和相对低频的电路被集成在液晶显示面板(PNL)，并且操作于相对低压和相对高频的电路200被集成在分离专用IC中。因此，可以增加驱动器芯片IC的生产效率。
图4是图3的液晶显示装置的电路方框图。
参考图4，液晶显示装置的驱动设备包括基带IC 100、低压/高频电路200、高压/低频电路300、和栅极驱动器400。
基带IC 100向低压/高频电路200提供第一图像数据PD1、与第一图像数据PD1相对应的第一控制信号CPL1以及MPEG-4数据MD。
低压/高频电路200向高压/低频电路300提供第二图像数据PD2和第二控制信号CTL2，并基于第一图像数据PD1、第一控制信号CPL1和MPEG-4数据MD而向栅极驱动器400提供与第二图像数据PD2相对应的第三控制信号CPL3。
高压/低频电路300基于第二图像数据PD2和第二控制信号CTL2而将多个数据电压D1、D2、…、Dm-1提供到像素阵列500。
栅极驱动器400基于第三控制信号CTL3给像素阵列500顺序地提供多个栅极信号G1、G2、…、Gn-1、Gn。
图5A和5B一起是图3的液晶显示(LCD)装置的详细方框图。
参考图5A和5B，液晶显示装置的驱动设备包括：基带IC 100、形成在印刷电路板(PCB)上的低压/高频电路200、形成在显示面板PNL的高压/低频电路300。
基带IC 100包括：中央处理单元(CPU)、图形控制器IC 120、第一串行接口130、和第一控制接口140。CPU 110将源图像数据111提供给图形控制器IC 120并将MPEG-4数据提供给低压/高频电路200。
图形控制器IC 120将数字像素数据(RGB数据)提供给第一串行接口130，并将诸如Vsync、Hsync、DCLK、EN等的时钟信号提供给第一控制接口140。
图6是说明图5A中示出的图形控制器IC 120的方框图。如图6所示，图形控制器IC 120包括主机接口121(与图5A中示出的CPU 110接口)、寄存器122、(视频)帧存储器(VRAM)123、存储器控制电路124、查找表125、显示数据输出电路126、相位调节电路127和控制信号输出电路128。图形控制器IC 120将(从图5A示出的CPU 110提供的)源图像数据111转换成CLOCK(时钟)信号和DIGITAL IMAGE DATA(数字图像数据)。转换的时钟信号被提供给第一控制接口140(图5A中示出)，并且转换的数字图像数据被提供给第一串行接口130(图5A中示出)。
第一串行接口130(图5A)(基于来自图形控制器IC 120的数字图像数据(RGB数据))将串行数据SD和串行时钟SC提供给低压/高频电路200。串行数据SD可包括具有正极性的MDDI(移动显示数据接口、高速串行接口)数据和具有负极性的MDDI数据。串行时钟SC包括具有正极性的MDDI选通信号和具有负极性的MDDI选通信号。MDDI选通信号经由一对互连线(SC)被发送到低压/高频电路200，并且MDDI数据经由多个(例如，1、2、4、8)互连线(SD)被发送。
第一控制接口140给低压/高频电路200提供诸如Vsync、Hsync、DCLK、EN等、从图形控制器IC 120接收的时钟信号，Vsync是垂直同步信号，Hsync是水平同步信号，DCLK是点时钟(dot clock)，并且EN是数据使能信号。
参考图5A，低压/高频电路200包括：第二串行接口210、第二控制接口220、定时发生器230、MPEG-4 CODEC 240、存储器250和第一RGB接口260。第二串行接口210从第一串行接口130接收串行数据SD和串行时钟SC，并且并行化串行数据SD以给存储器250提供并行(例如，18位宽)图像数据。
第二控制接口220经由第一控制接口140接收时钟信号Vsync、Hsync、DCLK、EN等，并将时钟信号Vsync、Hsync、DCLK、EN等提供给定时发生器230。
定时发生器230基于从第二控制接口220接收的时钟信号Vsync、Hsync、DCLK、EN产生多个控制信号231、232、EQ、CLA、CLB、CLC和SIN1-SIN4。控制信号231、232、EQ、CLA、CLB、CLC和SIN1-SIN4被提供给高压/低频电路300(见图5B)。
MPEG-4 CODEC 240从CPU 110接收编码的MPEG-4数据，并解码MPEG-4数据以将解码的MPEG-4数据提供给存储器250。编码的MPEG-4数据具有8比特，并且解码的MPEG-4数据具有18比特。
存储器250基于从定时发生器230提供的控制信号231存储18比特图像数据(从第二串行接口210提供的)，并存储18比特解码的MPEG-4数据(从MPEG-4 CODEC 240提供的)。存储器250存储对应于一帧的MPEG-4数据或图像数据。
存储器250向第一RGB接口260提供存储的18比特图像数据和存储的18比特MPEG-4数据的一个(由从定时发生器230提供的控制信号231选择)。
第一RGB接口260给高压/低频电路300(图5B)提供从存储器250提供的18比特图像数据和18比特MPEG-4数据中所选出的一个。
参考图5B，高压/低频电路300包括DC-DC变换器310、(TFT)源极驱动器320、电平移动器330和RGB选择器340。DC-DC变换器310基于控制信号232和EQ给栅极驱动器400(见图3、4和11)提供栅极导通电压Von和栅极截止电压Voff，并向像素阵列500提供公共电极电压Vcom。
源极驱动器320向RGB选择器340提供从第一RGB接口260接收的存储的图像数据。可替换地，源极驱动器320可向RGB选择器340提供从第一RGB接口260接收的存储的MPEG-4数据。
基于从定时发生器230提供的第一控制信号EQ、CLA、CLB、CLC和SIN1至SIN4，电平移动器330向RGB选择器340提供包括CLAO、CLBO和CLCO的第二控制信号，并向栅极驱动器400(见图3、4、和11)提供包括SOUT1到SOUT4的第三控制信号。
(基于从电平移动器330输出的第二控制信号CLAO、CLBO、和CLCO)，RGB选择器340选择从源极驱动器320接收的存储的图像数据(或存储的MPEG-4数据)，并提供所选存储的(图像或MPEG-4)数据到像素阵列500。
低压/高频电路200可包括MPEG-4 CODEC 240以执行视频解码器(CODEC)功能。可替换地，用于3-D实施的电路也可包括在低压/高频电路200中以执行3-D解码器功能。
图7A和7B是说明图5A中示出的互连第一串行接口130和第二串行接口210的电路图。更具体地，图7A是说明第一和第二串行接口130和210的操作的电路方框图；图7B是说明第一和第二串行接口130和210的内部逻辑的详细电路图。
图7C是说明第一和第二串行接口130和210的信号的信号波形(定时)图。
参考图7A，第一串行接口130经由4个互连线：MDDI_Stb+、MDDI_Stb1-、MDDI_Data+、以及MDDI_Data-被耦合到第二串行接口210。两个互连线被分别用于发送具有正极性的MDDI选通信号MDDI_Stb+和具有负极性的MDDI选通信号MDDDI_Stb-。两个剩余的互连线被分别用于发送具有正极性的MDDI数据MDDI_Data+和具有负极性的MDDI数据MDDI_Data-。
MDDI选通信号MDDI_Stb+和MDDI_Stb-从第一串行接口130被发送到第二串行接口210。MDDI数据MDDI_Data+和MDDI_Data-从第一串行接口130被发送到第二串行接口210，(或反之亦然，从第二串行接口210到第一串行接口130)。
参考图7B和7C，第一串行接口130包括：异或门(XOR)131、两个D触发器133和135、以及两个差动驱动器137和139，以向第二串行接口210输出基于输入数据INPUT DATA和输入时钟INPUT CLOCK的MDDI数据(MDDI_Data+和MDDI_Data-)和MDDI选通信号(MDDI_Stb+和MDDI_Stb-)。
第二串行接口210包括：两个差动接收器211和213、延迟元件DELAY215、异或门(XOR)门217、和两个D触发器218和219，以基于从第一串行接口130提供的MDDI数据MDDI_Data+和MDDI_Data-、以及MDDI选通信号MDDI_Stb+和MDDI_Stb-恢复发送的数据为输出数据OUTPUT DATA(1:0)并输出输出时钟OUTPUT CLOCK/2。
图8是说明在液晶显示面板PNL中集成的图5A和5B的液晶显示(LCD)装置的像素驱动电路的详细方框图。
图9是说明图5B和8中的电平移动器330的详细方框图。
图10是说明图9中电平移动器330的输入和输出信号的波形的定时图。
参考图5A和5B以及参考图8至10，定时发生器230(图5A和8)被安装在FPCB和源极驱动器320上，电平移动器330和RGB选择器340被安装在显示面板PNL上。
定时发生器230向高压/低频电路300的电平移动器330提供多个控制信号EQ、CLA、CLB、CLC和SIN1到SIN4。
源极驱动器320(见图8和13)将通过FPCB提供的18比特图像数据转换成模拟电压，以将模拟电压提供到RGB选择器340。因此，源极驱动器320包括数字-模拟转换器(DAC)。
电平移动器330(见图8和9)基于第一控制信号EQ、CLA、CLB、CLC和SIN1到SIN4提供第二控制信号CLAO、CLBO、和CLCO到RGB选择器340，并提供第三控制信号SOUT1到SOUT4到栅极驱动器400。
基于第二控制信号CLAO、CLBO和CLCO，RGB选择器340将具有模拟数据电压(从源极驱动器320提供的)的图像信号提供到耦合于像素阵列500中R(红)、G(绿)和B(蓝)各个像素的源极线所选的一个。
基于第三控制信号SOUT1到SOUT4(从电平移动器330提供的)，栅极驱动器400(见图8和11)向耦合于各个像素的栅极线提供栅极导通电压Von和栅极截止电压Voff。
图11是说明图4和8中所示栅极驱动器400的电路图。
参考图11，栅极驱动器400包括具有与像素阵列500中的各栅极线相对应的多个级的移位寄存器，以基于垂直同步起始信号STV、第一和第二时钟CL和CLB以及第一和第二电源电压VDD和VSS而输出多个栅极信号Gp(G1)、Gp+1(G2)、Gp+2(G3)、……。每个级包括两个三态(门控)反相器412和414、反相器416和NAND门418。NAND门418对移位寄存器400的当前级(例如，410)的输出信号以及对移位寄存器400的下一级(例如，420)的输出信号执行NAND操作，以输出移位寄存器400的栅极信号Gp(G1)、Gp+1(G2)、Gp+2(G3)、……。
例如，基于垂直同步起始信号STV、第一和第二时钟CL和CLB、第一和第二电源电压VDD和VSS以及下一(第二)级420的反相器的输出信号，移位寄存器的第一级410输出用于激活第一栅极线的第一栅极信号Gp(G1)。
基于第一级410的反相器416的输出信号、第一和第二时钟CL和CLB以及第一和第二电源电压VDD和VSS，第二级420输出用于激发第二栅极线的第二栅极信号Gp+1(G2)。
因此，栅极信号Gp(G1)、Gp+1(G2)、Gp+2(G3)、……被顺序输出到像素阵列500。
图12是说明如图11中使用的多晶硅三态(门控)反相器的详细电路图。
参考图12，多晶硅三态(门控)反相器包括叠层式(串联的)晶体管，包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4。第一和第二晶体管Q1和Q2可以是P型开关(例如，PFET晶体管)并且第三和第四晶体管Q3和Q4可以是N型开关(例如NFET晶体管)。
第一晶体管Q1具有源极端(第一电源电压VDD被施加于此)、栅极端(输入电压VIN被施加于此)和漏极端(耦合到第二晶体管Q2的源极端)。
第二晶体管Q2具有源极端(耦合到第一晶体管Q1的漏极端)、栅极端(具有与第一时钟CL相反的相位的第二时钟CLB被施加于此)、以及漏极端(耦合到第三晶体管Q3的源极端)、以及被配置输出一输出电压VOUT(代表输入电压VIN的反相)的输出端。
第三晶体管Q3具有源极端(耦合到第二晶体管Q2的漏极端)、栅极端(第一时钟CL被施加于此)、以及漏极端(耦合到第四晶体管Q4的源极端)。
第四晶体管Q4具有源极端(耦合到第三晶体管Q3的漏极端)、栅极端(输入电压VIN被施加于此)、以及耦合到第二电源(例如，地、截止)电压VSS的漏极端。
多晶硅三态(门控)反相器的工作(例如输出或抑制反相输入电压VIN)是基于施加到第二和第三晶体管Q2和Q3的栅极端的第一和第二时钟CL和CLB的。
图13是说明图5B和8中示出的源极(数据)驱动器320的详细电路图。
参考图13，源极驱动器320包括：移位寄存器322、保持单元324、和采样单元326。
移位寄存器322包括多个级，以基于水平起始信号SP、第一和第二时钟CL和CLB以及第一和第二电源电压VDD和VSS而顺序输出负载控制信号到保持单元324。每一级包括两个三态(门控)反相器322a和322b、反相器322c和缓冲器322d。
保持单元324包括多个保持电路。每个保持电路包括：与第一输出缓冲反相器324c串联耦合的同相缓冲器(例如，包括串联耦合的反相器324a、324b)，其与串联耦合到第二输出缓冲反相器324e的反相缓冲器(例如，反相器324d)并行连接；和储存锁存器，包括反相器324f(耦合在同相缓冲反相器324b的输出端和反相缓冲反相器324d的输出端之间)和反相器324g(耦合在第一输出缓冲反相器324c的输入端和第二输出缓冲反相器324e的输入端之间)。并行反相器324a和324d共同耦合到移位寄存器322的级的输出。保持单元324保持(锁存)移位寄存器322的一个状态的输出信号。
采样单元326包括多个采样电路。每个采样电路包括耦合到保持单元324的第一输出端的N型开关(例如，NFET晶体管)326a和耦合到保持单元324的第二(互补)输出端的P型开关(例如，PFET晶体管)316b，被配置以基于保持单元324的输出信号采样RGB数据线。
特别地，N型开关(例如，NFET晶体管)326a和P型开关(例如，PFET晶体管)326b具有共同耦合的源极端，以接收和通过RGB数据。基于从保持单元324的第一输出端提供到N型晶体管326a的栅极端的输出信号以及从保持单元324的第二输出端提供到P型晶体管326b的栅极端的互补输出信号，RGB数据被采样。
图14是说明根据本发明的另一示例实施例的驱动液晶显示(LCD)装置的设备的电路方框图。
参考图14，用于驱动液晶显示(LCD)装置的设备包括：基带IC600、低压/高频电路700、和高压/低频电路800。基带IC600(如基带IC100)可以被安装在PCB上，低压/高频电路700(如电路200)可以被安装在FPCB上，以及高压/低频电路800(如电路300)可以被安装在显示面板PNL(见图3)。
基带IC600包括中央处理单元(CPU)610以及第一串行接口620。CPU610将数字图像数据(RGB数据)提供到第一串行接口620并将MPEG-4数据提供到低压/高频电路700中的MPEG-4解码器(730)。
第一串行接口620基于数字图像数据(RGB数据)将串行数据SD和串行时钟SC提供到低压/高频电路700。串行数据SD发送具有正极性的MDDI数据和具有负极性的MDDI数据。串行时钟SC包括具有正极性的MDDI选通信号以及具有负极性的MDDI选通信号。
例如，MDDI数据可包括与红色相对应的图像数据、与蓝色相对应的图像数据和与蓝色相对应的图像数据，它们每个都具有三比特。
低压/高频电路700包括：相应的第二串行接口710、定时发生器720、MPEG-4 CODEC 730、和帧缓冲存储器740。第二串行接口710接收从第一串行接口620输出的串行数据SD和串行时钟SC，并且并行化串行数据SD以提供并行18比特图像数据到存储器740。
定时发生器720基于从CPU610输出的控制信号CTRL产生多个控制信号721、722、EQ、CLA、CLB、CLC和SIN1到SIN4，并将多个控制信号721、722、EQ、CLA、CLB、CLC和SIN1到SIN4提供到存储器740和高压/低频电路800。
MPEG-4 CODEC 730从CPU610接收编码的MPEG-4数据并解码MPEG-4数据以将解码的MPEG-4数据发送到存储器740。解码的MPEG-4数据可具有8比特并且解码的MPEG-4数据可具有18比特。
存储器740存储通过第二串行接口710提供的18比特图像数据，并基于从定时发生器720提供的控制信号721存储从MPEG-4 CODEC 730提供的18比特MPEG-4数据。
基于从定时发生器720提供的控制信号721，存储器740向高压/低频电路800提供存储的18比特图像数据或存储的18比特MPEG-4数据。
高压/低频电路800包括DC-DC变换器810、源极驱动器820和电平移动器830。DC-DC变换器810向栅极驱动器900提供栅极导通电压Von和栅极截止电压Voff(基于从定时发生器720提供的控制信号722和EQ)并向像素阵列500提供公共电极电压Vcom。
源极驱动器820向像素阵列500的源极线提供从存储器740提供的MPEG-4数据或图像数据。
电平移动器830基于从定时发生器720输出的第一控制信号EQ、CLA、CLB、CLC和SIN1到SIN4向栅极驱动器900提供包括SOUT1到SOUT4的第二控制信号。
图15是说明与图14的电路一起使用的栅极驱动器900的方框图。
参考图15，栅极驱动器900包括：移位寄存器910、电平移动器920、和输出缓冲器930。移位寄存器910、电平移动器920和输出缓冲器930可包括多晶硅薄膜晶体管(TFT)。
栅极驱动器900基于进位信号CARRY、栅极时钟信号GATE CLK、公共电极电压Vcom以及栅极导通电压Von和栅极截止电压Voff顺序输出多个栅极信号G1、G2、…、Gn。
图16是说明图14中的源极驱动器820的详细方框图。
参考图16，源极驱动器820包括：移位寄存器821、第一数据锁存器822、第二数据锁存器823、数字-模拟转换器(DAC，D/A)824、和输出缓冲器825。移位寄存器821、第一数据锁存器822、第二数据锁存器823、数字-模拟转换器(DAC)824和输出缓冲器825可包括多晶硅薄膜晶体管(TFT)。
源极驱动器820基于点时钟锁存顺序输入的各个RGB数据，以将以时间扫描方法来自一点的定时系统改变为时间扫描方法的一线。
每水平周期，存储在第一数据锁存器822中的数据被传送到第二数据锁存器823，并且存储在第二数据锁存器823的数据被模拟-数字转换器824转换成模拟电压。模拟电压经由输出缓冲器825而被施加到源极线D1、D2、…、Dm，并被施加到像素阵列500。
如上所述，在多晶硅TFT LCD装置中，可以提供在其中集成了诸如存储器、高速串行接口和用于MPEG-4实现的电路等的、操作于相对低压和相对高频的电路系统的专用IC，以增加生产效率，同时诸如源极驱动器、栅极驱动器、和DC-DC变换器、操作于相对高压和相对低频的其他电路系统被集成在液晶显示面板。
已经描述了本发明的示例实施例，应该理解，由于在不脱离如所要求的本发明的精神或范围的情况下可以对本发明进行多种变形，所以由所附权利要求限定的本发明不限于由上述描述提出的具体细节。

Claims (30)

1.一种用于显示装置的驱动器芯片，所述驱动器芯片包括：
串行接口，被配置以将从基带IC接收的第一图像数据变换成第二图像数据，以输出第二图像数据；
定时发生器，被配置以基于从基带IC提供的第一控制信号输出第二控制信号；以及
存储器，被配置以存储第二图像数据并被配置以基于第二控制信号将存储的第二图像数据输出到显示面板。
2.如权利要求1所述的驱动器芯片，其中所述显示面板包括电平移动器，
其中电平移动器的操作电压高于串行接口、定时发生器和存储器的每个的操作电压，并且电平移动器的操作频率低于串行接口、定时发生器和存储器的每个的操作频率。
3.如权利要求1所述的驱动器芯片，其中第一图像数据包括与红色相对应的三比特图像数据、与绿色相对应的三比特图像数据、和与蓝色相对应的三比特图像数据，并且其中所述第二图像数据具有18比特。
4.如权利要求1所述的驱动器芯片，其中所述第一图像数据是串行数据，并且所述第二图像数据是并行数据。
5.如权利要求1所述的驱动器芯片，还包括MPEG-4解码器，被配置以解码从基带IC提供的MPEG-4数据，以将解码的MPEG-4数据提供到存储器。
6.如权利要求5所述的驱动器芯片，其中MPEG-4数据具有8比特，并且解码的MPEG-4数据具有18比特。
7.如权利要求5所述的驱动器芯片，其中所述显示面板包括电平移动器，
其中所述MPEG-4解码器具有低于电平移动器的操作电压的操作电压，并且具有高于电平移动器的操作频率的操作频率。
8.如权利要求1所述的驱动器芯片，其中所述串行接口包括移动显示数字接口(MDDI)，被配置以接收具有正极性的MDDI选通信号和具有负极性的MDDI选通信号、具有正极性的MDDI数据、和具有负极性的MDDI数据，
其中所述串行接口解码具有正极性的MDDI数据和具有负极性的MDDI数据，以作为第二图像数据输出解码的MDDI数据。
9.如权利要求1所述的驱动器芯片，其中所述驱动器芯片被安装在柔性印刷电路板(FPCB)，该柔性印刷电路板被电耦合在印刷电路板(PCB)和显示面板之间。
10.一种显示装置，包括：
驱动器芯片，包括工作于相对低压以及操作于相对高频的第一电路，并且被安装在电耦合到显示面板的FPCB上；以及
显示面板，包括像素阵列和用于驱动像素的第二电路，其中所述第二电路工作于相对高压和相对低频。
11.如权利要求10所述的显示装置，其中每个像素包括一个开关。
12.如权利要求10所述的显示装置，其中所述开关是具有多晶硅(poly-Si)的沟道层，连接到被配置以发送栅极信号的栅极线的晶体管。
13.如权利要求10所述的显示装置，其中第二电路包括电平移动器，
其中驱动器芯片的工作电压低于电平移动器的工作电压。
14.如权利要求13所述的显示装置，其中驱动器芯片的工作频率高于电平移动器的工作频率。
15.如权利要求10所述的显示装置，还包括PCB，其中FPCB是电耦合到PCB上的。
16.如权利要求15所述的显示装置，还包括基带IC。
17.如权利要求16所述的显示装置，其中基带IC包括：
中央处理单元(CPU)，被配置以输出第一图像数据和第一控制信号；
图形控制器，被配置以基于第一图像数据和第一控制信号而输出第二图像数据和第二控制信号；
第一串行接口，被配置以接收第二图像数据并发送第二图像数据；和
第一控制接口，被配置以接收第二控制信号并发送第二控制信号。
18.如权利要求17所述的显示装置，其中所述第一电路包括：
第二串行接口，被配置以将从第一串行接口接收的第二图像数据变换成第三图像数据，并被配置以输出第三图像数据；
第二控制接口，被配置以将从第一控制接口接收的第二控制信号变换成第三控制信号，以输出第三控制信号；
定时发生器，被配置以基于第三控制信号输出第四、第五和第六控制信号；
存储器，被配置以存储第三图像数据并被配置以基于第四控制信号输出存储的第三图像数据；以及
第一RGB接口，被配置以将从存储器提供的存储的第三图像数据变换成第四图像数据，并输出第四图像数据。
19.如权利要求18所述的显示装置，其中第一电路还包括MPEG-4解码器，其被配置以解码从CPU提供的MPEG数据，并将解码的MPEG数据提供给存储器。
20.如权利要求10所述的显示装置，其中第二电路包括：
源极驱动器，被配置以将从第一电路提供的图像数据转换成模拟电压，以将模拟电压输出给像素；
电平移动器，被配置以基于从第一电路接收的控制信号输出电平移动器控制信号；以及
数字-数字变换器，被配置以输出多个电源电压。
21.如权利要求20所述的显示装置，其中所述源极驱动器包括：
移位寄存器，被配置以基于水平起始信号和从第一电路提供的第一和第二时钟顺序输出负载控制信号；以及
采样和保持单元，被配置基于负载控制信号采样和保持来自第一电路的图像数据。
22.如权利要求21所述的显示装置，其中所述第二电路还包括栅极驱动器，被配置以基于从电平移动器输出的电平移动控制信号顺序输出栅极信号。
23.如权利要求22所述的显示装置，其中所述栅极驱动器包括：
移位寄存器，被配置以基于从第一电路提供的第一和第二时钟以及垂直起始信号而顺序输出负载控制信号；以及
NAND门，被配置以对移位寄存器的级的输出信号和移位寄存器的下一级的输出信号执行NAND操作，以输出栅极信号。
24.如权利要求22所述的显示装置，其中第二电路还包括RGB选择器，被配置以基于从电平移动器提供的控制信号确定来自源极驱动器的图像数据输出的输出路径。
25.如权利要求16所述的显示装置，其中基带IC包括：
中央处理单元(CPU)，被配置以输出第一图像数据和第一控制信号；以及
第一串行接口，被配置以接收和发送第一图像数据。
26.如权利要求25的显示装置，其中第一电路包括：
第二串行接口，被配置以接收第一图像数据并将第一图像数据变换为第二图像数据；
定时发生器，被配置以基于第二控制信号输出第二、第三和第四控制信号；以及
存储器，被配置以存储第二图像数据，并被配置以基于第二控制信号输出存储的第二图像数据。
27.如权利要求25的显示装置，其中CPU还输出MPEG数据和对应于MPEG数据的第五控制信号，
其中第一电路还包括MPEG-4解码器，被配置以基于第五控制信号解码从CPU提供的MPEG数据，以将解码的MPEG数据提供给存储器。
28.如权利要求25所述的显示装置，其中所述第二电路包括：
源极驱动器，被配置以将从第一电路输出的图像数据变换成模拟电压，并将模拟电压输出给像素；
电平移动器，被配置以基于从第一电路输出的第三控制信号输出电平移动控制信号；以及
DC-DC变换器，被配置以基于从第一电路输出的第四控制信号输出多个电源电压。
29.如权利要求28所述的显示装置，其中所述源极驱动器包括：
移位寄存器，被配置以基于从第一电路输出的第一和第二时钟以及水平起始信号顺序输出负载控制信号；
电平移动器，被配置以基于从DC-DC变换器提供的电源电压之一，对负载控制信号进行电平移动以输出电平移动后的负载控制信号；以及
输出缓冲器，被配置以顺序输出电平移动后的负载控制信号。
30.如权利要求28所述的显示装置，其中第二电路还包括栅极驱动器，被配置以基于从电平移动器输出的电平移动后的控制信号而顺序输出栅极信号。
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