CN1738059A - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件(1)具有衬底(10)、第一栅极电极(41)和第二栅极电极(42)。所述衬底(10)具有由隔离区(RX)环绕的有源区(RY)。所述第一栅极电极(41)通过栅极绝缘膜(30)，形成在所述有源区(RY)上。所述第二栅极电极(42)形成在所述栅极绝缘膜(30)上，从而使所述第二栅极电极(42)与所述有源区(RY)和所述隔离区(RX)之间的边界(B)的至少一部分重叠。所述第一栅极电极(41)和所述第二栅极电极(42)彼此分离。
Description
技术领域
本发明涉及一种半导体器件。更具体地，本发明涉及一种具有伪栅极电极的半导体器件以及一种制造所述半导体器件的方法。
背景技术
在半导体器件中，存在于耗尽层中和结附近的晶体缺陷导致漏电流。晶体缺陷易于发生在形成隔离区的处理中。例如，在LOCOS(硅的局部氧化)方法中，晶体缺陷由于场氧化的应力而产生。在STI(浅沟隔离)方法中，由于硅衬底和隐埋氧化膜之间热膨胀系数的差别引起的应力，晶体缺陷倾向于发生在硅衬底中，位于沟的末端。需要消除由于漏电流而引起的电路误操作，并从而提高半导体器件的可靠性。
日本未审公开专利申请JP-Syo-60-225468中公开的技术试图提供一种能够减小漏电流的高电压场效应半导体器件。所述半导体器件具有：半导体衬底、形成在半导体衬底中的器件隔离绝缘膜、直接形成在器件隔离绝缘膜下面的高掺杂层、形成在由器件隔离绝缘膜环绕的有源区的表面上的薄栅极绝缘膜、沿器件隔离绝缘膜和栅极绝缘膜之间的边界设置在栅极绝缘膜附近的、具有预定宽度的杂质非注入区、形成在由杂质非注入区环绕的区域中且彼此分开的源极/漏极区、以及形成在栅极绝缘膜上、用于从源极区和漏极区之间的区域覆盖到杂质非注入区的栅极金属层。
以及，以下是公知的用于提高半导体器件的可靠性的传统技术。
在日本未审公开专利申请JP-Heisei-3-239368中公开的半导体器件具有：形成在由设置在半导体衬底中的隔离绝缘膜环绕的有源区上的第一栅极电极、用于从绝缘膜的一部分覆盖到有源区而形成的第二栅极电极、形成在第一和第二栅极电极之间的半导体衬底中的漏极区、以及形成在绝缘膜下方的沟道截断环。形成漏极区和沟道截断环，从而彼此相分离。第一栅极电极于第二栅极电极电连接。
在日本未审公开专利申请JP-Heisei-4-254381中公开的半导体器件具有位于由形成了隔离区的场绝缘膜环绕的器件形成区中的MIS型半导体器件。形成MIS型半导体器件的栅极电极，使其具有沿隔离区和器件形成区之间的边界延伸的图案部分。将施加在栅极电极上的电位也施加到图案部分上。
发明内容
在本发明的第一方面中，一种半导体器件具有衬底、源极、漏极、第一栅极电极和第二栅极电极。所述衬底具有由隔离区环绕的有源区。所述源极和所述漏极形成在所述有源区中。所述第一栅极电极通过栅极绝缘膜，形成在所述源极和所述漏极之间的区域上。所述第二栅极电极形成在所述栅极绝缘膜上，从而使所述第二栅极电极与所述有源区和所述隔离区之间的边界的至少一部分重叠。所述第一栅极电极和所述第二栅极电极彼此分离。
在这样构成的半导体器件中，第一栅极电极和第二栅极电极物理上彼此分离，且彼此电断开。也就是说，施加在第一栅极电极上的电位与施加在第二栅极电极上的电位无关。这里，将衬底电位施加到第二栅极电极上。更具体地，当源极/漏极的导电类型是N型时，将地电位施加到第二栅极电极上。另一方面，当源极/漏极的导电类型是P型时，将电源电位施加到第二栅极电极上。结果，防止了漏电流。此外，形成源极和漏极，与隔离区分开。因此，极大地降低了源极/漏极与隔离区末端的晶体缺陷接触的概率。因此，可以减小由于晶体缺陷而引起的漏电流。
在本发明的第二方案中，一种制造半导体器件的方法包括：(A)在衬底中，形成环绕有源区的隔离区；(B)在所述衬底上，形成栅极绝缘膜；(C)将多晶硅沉积在所述栅极绝缘膜上；(D)利用预定的掩膜，刻蚀所述多晶硅，以形成位于所述有源区上方的第一栅极电极和与所述有源区和所述隔离区之间的边界的至少一部分重叠的第二栅极电极，其中所述第一栅极电极和所述第二栅极电极彼此分离；以及(E)利用所述第一栅极电极和所述第二栅极电极作为掩膜，在所述有源区中，形成扩散区，从而使所述扩散区与所述第一栅极电极和所述第二栅极电极自对准。
根据本发明的半导体器件及制造所述半导体器件的方法，减小了漏电流。因而，提高了半导体器件的可靠性。
附图说明
通过以下结合附图的描述，本发明的上述和其他目的、优点和特征将更加显而易见，其中：
图1是示出了根据本发明第一实施例的半导体器件的结构的平面图；
图2是示出了根据本发明第一实施例的半导体器件的结构的截面图；
图3A是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图3B是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图3C是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图3D是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图3E是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图3F是示出了制造根据本发明第一实施例的半导体器件的过程的截面图；
图4是示出了根据本发明第二实施例的半导体器件的结构的平面图；
图5是示出了根据本发明第二实施例的半导体器件的结构的截面图；
图6A是示出了制造根据本发明第二实施例的半导体器件的过程的截面图；
图6B是示出了制造根据本发明第二实施例的半导体器件的过程的截面图；以及
图6C是示出了制造根据本发明第二实施例的半导体器件的过程的截面图。
具体实施方式
现在，将参照所示实施例来描述本发明。本领域普通技术人员应当意识到可以利用本发明的教义来实现多种可选实施例，而且本发明并不局限于为了解释性的目的而示出的实施例。
(第一实施例)
结构：
图1是示出了根据本发明第一实施例的半导体器件1a的结构的平面图。图2是沿图1中的线II-II’得到的截面图。
半导体器件1a的衬底10具有用于隔离器件的隔离区RX和在其中形成器件的有源区RY。隔离区RX环绕有源区RY，并将衬底10的表面上、隔离区RX和有源区RY之间的边界以参考符号“B”表示。如图1所示，形成隔离区RX，从而是边界B在衬底10的表面上具有矩形形状。
隔离区(器件隔离结构)RX的例子包括STI(浅沟隔离)结构。在这种情况下，如图2所示，将沟绝缘膜21掩埋在形成在衬底10上的沟中。将作为扩散区的源极61和漏极62形成在衬底10的有源区RY中。如图2所示，形成源极61和漏极62，从而使其不与沟绝缘膜21相接触。换句话说，源极61和漏极62远离隔离区RX。
如图2所示，栅极绝缘膜30形成在衬底10上。栅极电极41通过栅极绝缘膜30，形成在源极61和漏极62之间的沟道区上。以及，将层间绝缘膜70形成在栅极绝缘膜30和栅极电极41上。形成触点71和72，穿过层间绝缘膜70和栅极绝缘膜30，并分别与源极61和漏极62相连。
此外，在本实施例中，在栅极绝缘膜30上形成除了栅极电极41以外的栅极电极。以下，将此栅极电极称作“伪栅极电极”。如图1和2所示，形成伪栅极电极42a和42b，与隔离区RX和有源区RY之间的边界B的至少一部分重叠。更具体地，如图1所示，在衬底10的表面上，边界B具有矩形形状，并且沿着矩形的边形成伪栅极电极42a和42b。如图2所示，形成伪栅极电极42a和42b，骑跨在隔离区RX和有源区RY上。这里，伪栅极电极42a的边缘实质上与源极61的边缘对准，而伪栅极电极42b的边缘实质上与漏极62的边缘对准。
如图1所示，栅极电极41与边界B的第一边缘的一部分和边界B的第二边缘的一部分相交。所述第一边缘和第二边缘彼此相对。将伪栅极电极42a和42b形成在除相交部分以外的边界B上。
如上所述，根据本实施例的半导体器件1a具有栅极电极41和伪栅极电极42a和42b。如图1所示，栅极电极41和伪栅极电极42a和42b分别与栅极触点73相连。在本实施例中，栅极电极41和伪栅极电极42a和42b物理上彼此分离，并且彼此电断开。因此，施加到伪栅极电极42a和42b上的电位与施加到栅极电极41上的电位无关。也就是说，通过栅极触点73施加到伪栅极电极42a和42b上的电位可以不同于通过栅极触点73施加到栅极电极41上的电位。
操作：
根据本发明的第一实施例，独立地控制伪栅极电极42a和42b的电位和栅极电极41的电位。施加到伪栅极电极42a和42b上的是施加到衬底10上的衬底电位。例如，当源极61和漏极62的导电类型是N型时，即，当配置N沟道晶体管时，在N沟道晶体管导通时，将正电位施加到栅极电极41上，而将地电位GND施加到伪栅极电极42a和42b上。另一方面，当源极61和漏极62的导电类型是P型时，即，当配置P沟道晶体管时，将地电位施加到栅极电极41上，而将电源电位VDD施加到伪栅极电极42a和42b上。
具有上述结构和操作的半导体器件1a的效果如下。
如果栅极电极41和伪栅极电极42(42a、42b)彼此电连接，则栅极电极41的电位与伪栅极电极42的电位相同。在这种情况下，不仅在栅极电极41下形成沟道，在伪栅极电极42下也形成沟道。当沟道到达隔离区RX的末端(沟绝缘膜21)，并与晶体缺陷接触时，很可能产生漏电流。但是，根据本实施例，栅极电极41和伪栅极电极42彼此分离，并且独立地控制其电位。更具体地，在N沟道晶体管的情况下，将地电位GND施加到伪栅极电极42上，以及在P沟道晶体管的情况下，将电源电位VDD施加到伪栅极电极42上。因此，防止了由于直接形成在伪栅极电极42下方的沟道所引起的漏电流。此外，由于栅极电极41与伪栅极电极42分离，抑制了电容的增加，防止了晶体管开关时间的增加。
此外，如图2所示，源极61和漏极62远离隔离区RX(沟绝缘膜21)。如图1所示，这种结构几乎覆盖了隔离区RX和有源区RY之间的整个边界B。因此，极大地降低了扩散区(61、62)与隔离区RX末端的晶体缺陷接触的概率。结果，减小了由于晶体缺陷而引起的漏电流。
制造方法：
图3A到3F是示出了制造根据本发明第一实施例的半导体器件1a的过程的截面图。每个截面图均示出了沿图1中的线II-II’得到的截面。
首先，如图3A所示，在衬底10上，在与有源区RY相对应的位置，形成由氮化硅薄膜等制成的掩膜11。然后，利用掩膜11，对衬底10进行刻蚀，形成沟20。在与隔离区RX相对应的位置形成沟20。
接下来，通过CVD方法等，将绝缘膜沉积在整个表面上。之后，通过CMP(化学机械抛光)处理等，去除多余的绝缘膜和前述掩膜11。结果，获得如图3B所示的STI结构，其中沟绝缘膜21嵌入在沟20内。按照这种方式，在衬底10中，形成环绕有源区RY的隔离区(器件隔离结构)RX。
接下来，如图3C所示，在衬底10上，形成栅极绝缘膜30，并将作为栅极电极材料的栅极多晶硅31沉积在栅极绝缘膜30上。
接下来，在栅极多晶硅31上，形成光刻胶。所述光刻胶具有如图1所示的栅极电极41和伪栅极电极42a和42b的图案。随后，利用光刻胶作为掩膜，对栅极多晶硅31进行刻蚀，以形成栅极电极41和伪栅极电极42a和42b。栅极电极41形成在有源区RY上。形成伪栅极电极42a和42b，与隔离区RX和有源区RY之间的边界B的至少一部分重叠。彼此分离地形成栅极电极41和伪栅极电极42a和42b。之后，去除光刻胶，并得到如图3D所示的结构。
接下来，利用所形成的栅极电极41和伪栅极电极42a和42b作为掩膜，将杂质离子注入衬底10。结果，如图3E所示，按照自对准的方式，在衬底10的有源区RY中，形成扩散区(源极61和漏极62)。即，扩散区与栅极电极41和伪栅极电极42a和42b自对准。源极61和漏极62分别形成在栅极电极41的两侧。此外，伪栅极电极42a的边缘实质上与源极61的边缘对准，而伪栅极电极42b的边缘实质上与漏极62的边缘对准。由于形成伪栅极电极42a和42b，以覆盖上述边界B，所以形成源极61和漏极62，不与沟绝缘膜21相接触。结果，减小了由于晶体缺陷所引起的漏电流。
接下来，如图3F所示，在整个表面上，形成层间绝缘膜70。随后，形成触点71和72，穿过层间绝缘膜70和栅极绝缘膜30，从而使触点71和72分别与源极61和漏极62相连。按照这种方式，制造出根据本发明第一实施例的半导体器件1a。
如上所述，根据本发明第一实施例的半导体器件和制造方法，减小了漏电流。因此，提高了半导体器件的可靠性。
(第二实施例)
结构：
图4是示出了根据本发明第二实施例的半导体器件1b的结构的平面图。图5是沿图4中的线V-V’得到的截面图。在图4和5中，将与第一实施例中相同的参考数字赋予与第一实施例中相似的组件，并将适当地省略对其的描述。
在本实施例中，形成栅极电极51，具有开口55。开口55位于有源区RY上方。例如，如图4所示，栅极电极51具有环形部分。环形部分具有环形形状并位于有源区RY上方。在环形栅极电极51(环形栅极)的情况下，与如图1所示的普通栅极电极41的情况相比，减小了栅极电极与扩散层末端重叠的面积。环形栅极电极51有利地能够抑制由于重叠而导致的不足。此外，在普通线形栅极电极41的情况下，沟道宽度依赖于STI(隔离区RX)尺寸的变化。但是，在环形栅极电极51的情况下，沟道宽度与环形栅极周长一致，并不依赖于STI尺寸的变化。由于晶体管的导通电流与沟道宽度成正比，与线形栅极电极的情况相比，环形栅极具有导通电流变化较小的优点。
在具有开口55的栅极电极51的情况下，在衬底10与开口55相关联的区域中，形成漏极62。另一方面，源极61形成在衬底10与栅极电极51的外部相关联的区域中。或者，可以将源极61形成在与开口55相关联的区域中，而将漏极62形成在与栅极电极51的外部相关联的区域中。在任何一种情况下，将栅极电极51通过栅极绝缘膜30形成在源极61和漏极62之间的沟道区上。
如图5所示，漏极62形成在栅极电极51a和51b之间的有源区RY中。而且，形成源极61a和61b，从而使其不与沟绝缘膜21相接触。即，源极61a和61b远离隔离区RX。源极61a和61b分别与触点71a和71b接触，形成触点71a和71b，穿过层间绝缘膜70和栅极绝缘膜30。漏极62与触点72相连，形成触点72，穿过层间绝缘膜70和栅极绝缘膜30。
在本实施例中，在栅极绝缘膜30上形成除了栅极电极51以外的伪栅极电极52。如图4和5所示，形成伪栅极电极52(52a和52b)，与隔离区RX和有源区RY之间的边界B的至少一部分重叠。更具体地，如图4所示，沿着边界B形成伪栅极电极52，环绕环形栅极电极51。如图5所示，形成伪栅极电极52a和52b，骑跨在隔离区RX和有源区RY上。这里，伪栅极电极52a的边缘实质上与源极61a的边缘对准，而伪栅极电极52b的边缘实质上与源极61b的边缘对准。
如上所述，根据本实施例的半导体器件1b具有栅极电极51和伪栅极电极52。如图4所示，栅极电极51和伪栅极电极52分别与栅极触点73相连。在本实施例中，栅极电极51和伪栅极电极52物理上彼此分离，并且彼此电断开。因此，施加到伪栅极电极52上的电位与施加到栅极电极51上的电位无关。也就是说，通过栅极触点73施加到伪栅极电极52上的电位可以不同于通过栅极触点73施加到栅极电极51上的电位。
操作：
根据本发明的第二实施例，独立地控制伪栅极电极52的电位和栅极电极51的电位。施加到伪栅极电极52上的是施加到衬底10上的衬底电位。例如，当源极61和漏极62的导电类型是N型时，即，当配置N沟道晶体管时，在N沟道晶体管导通时，将正电位施加到栅极电极51上，而将地电位GND施加到伪栅极电极52上。另一方面，当源极61和漏极62的导电类型是P型时，即，当配置P沟道晶体管时，将地电位施加到栅极电极51上，而将电源电位VDD施加到伪栅极电极52上。
具有上述结构和操作的半导体器件1b的效果如下。
如果栅极电极51和伪栅极电极52彼此电连接，则栅极电极51的电位与伪栅极电极52的电位相同。在这种情况下，不仅在栅极电极51下形成沟道，在伪栅极电极52下也形成沟道。当沟道到达隔离区RX的末端(沟绝缘膜21)，并与晶体缺陷接触时，很可能产生漏电流。但是，根据本实施例，栅极电极51和伪栅极电极52彼此分离，并且独立地控制其电位。更具体地，在N沟道晶体管的情况下，将地电位GND施加到伪栅极电极52上，以及在P沟道晶体管的情况下，将电源电位VDD施加到伪栅极电极52上。因此，防止了由于直接形成在伪栅极电极52下方的沟道所引起的漏电流。此外，由于栅极电极51与伪栅极电极52分离，抑制了电容的增加，防止了晶体管开关时间的增加。
此外，如图5所示，源极61a、61b和漏极62远离隔离区RX(沟绝缘膜21)。如图4所示，这种结构几乎覆盖了隔离区RX和有源区RY之间的整个边界B。具体地，根据本实施例的栅极电极51具有环形形状，与第一实施例相比，能够减少栅极电极与边界B的交点。换句话说，与第一实施例相比，伪栅极电极所覆盖的边界B的长度可以更长。因此，进一步降低了扩散区(61、62)与隔离区RX末端的晶体缺陷接触的概率。结果，进一步减小了由于晶体缺陷而引起的漏电流。
制造方法：
图6A到6C是示出了制造根据本发明第二实施例的半导体器件1b的过程的截面图。每个截面图均示出了沿图4中的线V-V’得到的截面。
首先，执行与图3A到3C所示的第一实施例相类似的处理。
接下来，在栅极多晶硅31上，形成光刻胶。所述光刻胶具有如图4所示的栅极电极51和伪栅极电极52的图案。随后，利用光刻胶作为掩膜，对栅极多晶硅31进行刻蚀，以形成栅极电极51(51a、51b)和伪栅极电极52a、52b。在有源区RY上，按照环形形状形成栅极电极51，从而具有开口55。形成伪栅极电极52a和52b，与隔离区RX和有源区RY之间的边界B的至少一部分重叠。彼此分离地形成栅极电极51和伪栅极电极52。之后，去除光刻胶，并得到如图6A所示的结构。
接下来，利用所形成的栅极电极51和伪栅极电极52作为掩膜，将杂质离子注入衬底10。结果，如图6B所示，按照自对准的方式，在衬底10的有源区RY中，形成扩散区(源极61a、61b和漏极62)。即，扩散区与栅极电极51和伪栅极电极52自对准。在栅极电极51a和51b之间的衬底10中，形成漏极62。在栅极电极51a和伪栅极电极52a之间的衬底10中，形成源极61a，以及在栅极电极51b和伪栅极电极52b之间的衬底10中，形成源极61b。由于形成伪栅极电极52a和52b，以覆盖上述边界B，所以形成源极61a和61b，不与沟绝缘膜21相接触。结果，减小了由于晶体缺陷所引起的漏电流。
接下来，如图6C所示，在整个表面上，形成层间绝缘膜70。随后，形成触点71a、71b和72，穿过层间绝缘膜70和栅极绝缘膜30，从而使触点71a、71b和72分别与源极61a、61b和漏极62相连。按照这种方式，制造出根据本发明第二实施例的半导体器件1b。
如上所述，根据本发明第二实施例的半导体器件和制造方法，减小了漏电流。因此，提高了半导体器件的可靠性。
应当注意，本发明不仅可以应用于上述通过STI方法形成隔离区RX的情况，而且可以应用于通过LOCOS方法等形成隔离区RX的情况。
显而易见的是，本发明并不局限于上述实施例，可以在不偏离本发明的范围和精神的前提下，对其进行修改和改变。
Claims (11)
1、一种半导体器件，包括：
衬底，具有由隔离区环绕的有源区；
第一栅极电极，通过栅极绝缘膜，形成在所述有源区上；以及
第二栅极电极，形成在所述栅极绝缘膜上，与所述有源区和所述隔离区之间的边界的至少一部分重叠，所述第二栅极电极和所述第一栅极电极彼此分离。
2、根据权利要求1所述的半导体器件，
其特征在于还包括形成在所述有源区中且远离所述隔离区的源极和漏极。
3、根据权利要求1所述的半导体器件，
其特征在于所述第一栅极电极具有开口，并且所述开口位于所述有源区上方。
4、根据权利要求2所述的半导体器件，
其特征在于所述第一栅极电极具有开口，并且所述开口位于所述有源区上方。
5、根据权利要求1所述的半导体器件，
其特征在于所述第一栅极电极具有环形部分，并且所述环形部分位于所述有源区上方。
6、根据权利要求2所述的半导体器件，
其特征在于所述第一栅极电极具有环形部分，并且所述环形部分位于所述有源区上方。
7、根据权利要求1所述的半导体器件，
其特征在于所述边界为具有第一边缘和第二边缘的矩形形状，所述第一边缘与所述第二边缘相对，
所述第一栅极电极与所述第一边缘的一部分和所述第二边缘的一部分相交，以及
所述第二栅极电极形成在除所述第一边缘的所述部分和所述第二边缘的所述部分之外的所述边界上。
8、根据权利要求1到7之一所述的半导体器件，
其特征在于将施加到所述衬底上的衬底电位施加到所述第二栅极电极上。
9、根据权利要求1到7之一所述的半导体器件，
其特征在于施加到所述第一栅极电极上的电位与施加到所述第二栅极电极上的电位无关。
10、一种制造半导体器件的方法，包括：
(A)在衬底中，形成环绕有源区的隔离区；
(B)在所述衬底上，形成栅极绝缘膜；
(C)将多晶硅沉积在所述栅极绝缘膜上；
(D)利用预定的掩膜，刻蚀所述多晶硅，以形成位于所述有源区上方的第一栅极电极和与所述有源区和所述隔离区之间的边界的至少一部分重叠的第二栅极电极，其中所述第一栅极电极和所述第二栅极电极彼此分离；以及
(E)利用所述第一栅极电极和所述第二栅极电极作为掩膜，在所述有源区中，形成扩散区，从而使所述扩散区与所述第一栅极电极和所述第二栅极电极自对准。
11、根据权利要求10所述的方法，
其特征在于在所述(D)步骤中，形成所述第一栅极电极，具有位于所述有源区上方的环形部分。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (17)
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|---|---|---|---|---|
| KR100705937B1 (ko) * | 2003-12-19 | 2007-04-11 | 에스티마이크로일렉트로닉스 엔.브이. | 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치 |
| JP5526470B2 (ja) * | 2007-09-03 | 2014-06-18 | サンケン電気株式会社 | 窒化物系化合物半導体装置 |
| JP2009170807A (ja) * | 2008-01-18 | 2009-07-30 | Elpida Memory Inc | ダミーゲートパターンを備える半導体装置 |
| US9349655B2 (en) * | 2008-08-29 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for mechanical stress enhancement in semiconductor devices |
| JP2011023429A (ja) * | 2009-07-13 | 2011-02-03 | Mitsumi Electric Co Ltd | 半導体装置の製造方法及び半導体集積回路装置 |
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| US8378419B2 (en) | 2010-11-22 | 2013-02-19 | International Business Machines Corporation | Isolation FET for integrated circuit |
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| KR101492807B1 (ko) | 2013-06-28 | 2015-02-12 | 한국과학기술원 | 내방사선 모조 게이트를 이용한 단위 모스펫 |
| JP6375608B2 (ja) * | 2013-10-15 | 2018-08-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US9373641B2 (en) | 2014-08-19 | 2016-06-21 | International Business Machines Corporation | Methods of forming field effect transistors using a gate cut process following final gate formation |
| US9356105B1 (en) * | 2014-12-29 | 2016-05-31 | Macronix International Co., Ltd. | Ring gate transistor design for flash memory |
| US20160284836A1 (en) | 2015-03-25 | 2016-09-29 | Qualcomm Incorporated | System, apparatus, and method for n/p tuning in a fin-fet |
| CN106298871B (zh) * | 2015-06-24 | 2019-04-26 | 联华电子股份有限公司 | 半导体结构 |
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| US10644654B2 (en) | 2017-09-12 | 2020-05-05 | Globalfoundries Inc. | Hybrid cascode constructions with multiple transistor types |
| US20240170575A1 (en) * | 2022-11-23 | 2024-05-23 | Globalfoundries U.S. Inc. | Gate structure over corner segment of semiconductor region |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225468A (ja) | 1984-04-23 | 1985-11-09 | Toshiba Corp | 電界効果型半導体装置およびその製造方法 |
| JPH03239368A (ja) | 1990-02-16 | 1991-10-24 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04254381A (ja) | 1991-02-06 | 1992-09-09 | Hitachi Ltd | 半導体集積回路装置 |
| EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
| JP3885844B2 (ja) * | 1998-01-27 | 2007-02-28 | ローム株式会社 | 半導体装置 |
| US6207984B1 (en) * | 1998-12-23 | 2001-03-27 | United Microelectronics Corp. | CMOS sensor |
| JP4917709B2 (ja) * | 2000-03-06 | 2012-04-18 | ローム株式会社 | 半導体装置 |
| KR100464534B1 (ko) * | 2002-05-13 | 2005-01-03 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011160456A1 (zh) * | 2010-06-22 | 2011-12-29 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| GB2495342A (en) * | 2010-06-22 | 2013-04-10 | Inst Of Microelectronics Cas | Semiconductor device and manufacturing method thereof |
| US8524565B2 (en) | 2010-06-22 | 2013-09-03 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor device and method for forming the same |
| GB2495342B (en) * | 2010-06-22 | 2015-06-10 | Inst Of Microelectronics Cas | Semiconductor device and method for forming the same |
| CN104282702A (zh) * | 2013-07-08 | 2015-01-14 | 台湾积体电路制造股份有限公司 | 器件隔离区域内的拾取器件结构 |
| US9281334B2 (en) | 2013-07-08 | 2016-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pickup device structure within a device isolation region |
| CN104282702B (zh) * | 2013-07-08 | 2017-05-10 | 台湾积体电路制造股份有限公司 | 器件隔离区域内的拾取器件结构 |
| CN106935634A (zh) * | 2015-12-30 | 2017-07-07 | 意法半导体(克洛尔2)公司 | 低噪声mos晶体管及相应电路 |
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