CN1732570A - 每层都具有多个极板的多层电容 - Google Patents

每层都具有多个极板的多层电容 Download PDF

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Abstract

描述了一种具有多层，且各层都包含多层电极板的电容器。在同一层中，由缝隙隔开各导电极板。在单层上的多层电极板确保了当一个极板上的所有连接失效时，各层的总的电容不会丢失。各导电极板包含多个连接点或接触片，以对各极板提供冗余的连接。电容器中连接点的数量越多，电感和电阻就越低。对第一对层，缝隙沿第一方向延伸，对第二对层，缝隙沿第二方向延伸。还描述了将电容器与芯片相连接的系统。电容器与芯片相连接的导电材料长度越短，则导电材料的电感和电阻就越低。

Description

每层都具有多个极板的多层电容
技术领域
本申请涉及一种电容，尤其涉及一种多层电容。
背景技术
在集成电路系统中所使用的电容器适用于的多种用途，包括电源退耦，噪声滤波和谐振衰减。电源退耦有助于防止集成电路芯片中的输入/输出端电平的下降。芯片突然增加的电能需求会引起芯片端的电平下降。这种芯片中的电压下降会增加芯片中的晶体管的开关时间，以致降低集成在芯片中的系统的性能。典型地，分立退耦电容安装在接近芯片，并连接着为芯片提供电源的触点上。对于一个处理器芯片，芯片封装在衬底上，而一圈电容器，通常有10-15个2微法的电容器，安装在衬底上的芯片周围。这些电容器通过在衬底上所形成的触点连接到电源在芯片上的接点上。然而，这种电源退耦涉及很多问题。例如，需要大量的电容才能够适当控制电压降。大量的电容器占用了衬底上的宝贵空间。在电源和芯片端之间用来容纳这些电容而额外增长的导线，增加了电感和电阻，电感和电阻妨碍了电压降的防止，并限制了较高频率下的电源退耦。
因为这些和其他原因，需要本发明
附图说明
图1显示了电容器的前视图。
图2显示了电容的透视图。
图3A显示了电容器第一层的俯视图。
图3B显示了电容器第二层的俯视图。
图3C显示了电容器第三层的俯视图。
图3D显示了电容器第四层的俯视图。
图4是包含了连接着衬底的芯片和电容器的系统的一个实施例的剖面图。
图5是包含了连接着多个电子芯片的电容器的系统的一些实施例的剖面图。
图6是包含了连接着电介质衬底和芯片的电容器的系统的一些实施例的剖面图。
图7显示了包含了上述电容器的系统。
具体实施例
在以下关于本发明的具体描述中，将参照附图部分，其中以图示方式显示了可能实现的本发明的具体实施例。在这些附图中，多个视图中的相同数字描述基本相似的组件。这些具体实施例将以充分的详细描述以使本领域熟练的人能实现本发明。可能在不背离本发明领域的条件下应用于其它实施例，并且可进行结构、逻辑、和电子上的修改。以下详细描述不应当被认为局限在某一角度，本发明的领域只由附加的如权利要求书，连同这一如权利要求书所授权的所有等价条款所定义。
图1显示了电容器器100的前视图。在一个实施例中，电容器100是多层电容，它包括第一组多层导电层103、105、107和109，和与之交错穿插的第二组多层导电层104、106、108和110。电介质层115隔开相邻的导电层。第一组多层103、105、107和109适合于连接着电路中的第一节点。在一个实施例中，第一节点是接地的。第二组多层104、106、108和110适合于连接着电路中的第二节点。在一个实施例中，第二节点向第二组多层提供正电压。例如，第二节点可以是在包含集成电路的芯片上的一端。尽管显示了8层103-110，但可以理解的是，在一个实例中，层的数目可以大于8层。在另一实施例中，层的数目也可以小于8层。电容量是由极板的表面积和极板间的距离所决定的，通常表面积越大，极板都间的距离越小且/或介电常数越大，则电容量就越大。
各个导电层都包括多层电极板。参见层103，它包括由不导电的缝隙133隔开的第一极板131和第二极板132(图1和图3A)。各个电容极板131和132包括一个通常为矩形体的134以及多个从各个矩形体134向外延伸的接触片137和138。接触片137从各个矩形体134的第一条边向外延伸。接触片138从各个矩形体134的第二条边向外延伸。接触片138在横向上偏离接触片137并平行于接触片137延伸。在一个实施例中，极板131和132形状一致。在一个实例中，缝隙133是细长的，并和矩形体134的两边相垂直。此外，缝隙133以和接触片137和138相同的方向延伸。缝隙133具有相尽可能小的宽度，以便于为层103上的两个极板131和132提供最大的表面积。在一个实例中，缝隙133的宽度是50-200微米。在一个实例中，缝隙133的宽度小于或等于50微米。缝隙133可以采用不导电的材料来填充，例如，类似于电介质层11的相同材料。
层104在层103之下。层104包括由不导电的缝隙143隔开第一极板141和第二极板142(图1和图3B)。极板141和142各包括一个通常为矩形体的144以及多个从各个矩形体144向外延伸的接触片147和148。接触片147从各个矩形体144的第一条边向外延伸。接触片148从各个矩形体144的第二条边向外延伸。接触片148在横向上偏离接触片147并平行于接触片147延伸。因此，在导电层103和104中没有2个接触片可与这些层的其它任一接触片垂直排列。在一个实施例中，缝隙143是细长的，并和矩形体144的两边相垂直。此外，缝隙143以和接触片147和148相同的方向延伸，并且与缝隙133垂直排列。缝隙143具有尽可能小的宽度，以便于为层104上的两个极板141和142提供最大的表面积。在一个实例中，缝隙143的宽度是50-200微米。在一个实例中，缝隙143的宽度小于或等于50微米。缝隙143由不导电的材料来填充，例如，类似于电介质层115的相同材料。
层105在层104之下。层105包括由不导电的缝隙153隔开第一极板151和第二极板152(图1和图3C)。极板151包括一个通常为矩形体的154以及多个从体154向外延伸的接触片157。接触片157从极板151的矩形体154的第一条边向远离缝隙153的方向延伸。极板152包括一个通常为矩形体154以及多个从矩形体154向外延伸的接触片158。接触片158从极板152的矩形体154的第二条边向外延伸并在横向上偏离极板151的接触片157。在一个实施例中，缝隙153是细长的，并和矩形体154的两条排成直线的边相垂直。此外，缝隙153垂直于接触片157和158延伸，并以横穿缝隙133和143的方向延伸。缝隙153具有尽可能小的宽度以便于为层105上的两个极板151和152提供最大的表面积。在一个实施例中，缝隙153的宽度是50-200微米。在一个实施例中，缝隙153的宽度小于或等于50微米。缝隙153可采用不导电的材料来填充，例如，类似于电介质层115的相同材料。
层106在层105之下。层106包括由不导的电缝隙163隔开第一极板161和第二极板162(图1和图3D)。极板161包括通常为矩形体的164以及多个从体164向外延伸的接触片167。接触片167从极板161的矩形体164的第一条边向远离缝隙163的方向延伸。极板162包括一个通常为矩形体的164以及多个从体164向外延伸的接触片168。接触片168从极板162的矩形体164的第二条边向远离缝隙163的方向延伸。接触片168在横向5偏离接触片167。在一个实例中，缝隙163是细长的，并和矩形体164的两条排成直线的边相垂直。此外，缝隙163垂直于接触片167和168延伸，并以横穿缝隙133、143的方向延伸。在一个实施例中，缝隙163和缝隙153垂直排列。缝隙163具有尽可能小的宽度，以便于为层106上的两个极板161和162提供最大的表面积。在一个实施例中，缝隙163的宽度是50-200微米。在一个实施例中，缝隙163的宽度小于或等于50微米。缝隙163可以采用不导电材料来填充，例如，类似于电介质层115的相同材料。
导电层107、108、109和110分别和层103、104、105和106相同。因此，不再详细描述这些层。层107、108、109中，与如上所描述的关于103-105的元件相同的元件以和上面相同的标号表示，而将标号的中间位用层号的最后一位代替。例如，层107的接触片173(按理解应为177)对应层103的接触片137，并且和层103的接触片137相同，只是接触片173(按理解应为177)和137在电容器100的不同层上。层110的元件采用和层106相同的标号，而将标号的中间位换成1。例如，层110的接触片118和层106的接触片168相同，只是接触片118在电容器100的另一个层。在一个实施例中，电容器100包括一种如上所述的重复层103-106的模式。尽管只是以层106-110来显示，但可以理解的是，更多的和在此描述的层相同的层可以添加到电容器100中以增加它的电容量。例如，电容器100的实施例可以包括数十或数百层。在一个实施例中，电容器100至少包括层103-106。在一个实施例中，电容器100包括一对层，这对层包括以第一方向，即如图1-3所示的竖直方向排列的缝隙。层的后续对包括以第一方向排列，并以和相邻对的层不平行的方向所延伸的缝隙。在一个实施例中，一对层的缝隙通常和任一相邻对的层缝隙相互垂直地延伸。例如，对层105和106包括竖直排列的缝隙153和163(图2)。缝隙153和163通常和相邻对层103、104和107、108的缝隙133、143和173、183的方向相互垂直地延伸。
图2显示了电容器100，包括它的多个连接端221-228。连接端221-228提供电容器100的极板和外部电路的相互连接。连接端221连接着接触片137、157、177和197，接触片137、157、177和197是相互垂直排列的。因此，极板132、151、172和191都和连接端221相连接。连接端222连接着接触片147、167、187和117，接触片147、167、187和117是相互垂直排列。因此，极板142、161、182和111都和连接端222相连接。连接端223连接着接触片137、157、177和197，接触片137、157、177和197是相互垂直排列的。因此，极板131、151、171和191都和连接端223相连接。连接端224连接着接触片147、167、187和117，接触片147、167、187和117是相互垂直排列的。因此，极板141、161、181和111都连接着提供电源的连接端221。各个连接端221-224都是边缘连接端，垂直于电容器100的一个边延伸。
参见图1和2，电容器100的背侧包括多个连接端225-228，连接端225-228都是边缘连接端，垂直于电容器100的同一个边延伸。连接端225连接着接触片148、168、188和118，且148、168、188和118是垂直排列的。因此，极板142、162、182和112都和连接端225相连接。连接端226连接着接触片138、158、178和198，且接触片138、158、178和198是垂直排列的。因此，极板132、152、172和192都和连接端226相连接。连接端227连接着接触片148、168、188和118，接触片148、168、188和118是垂直排列的。因此，极板141、162、181和112都和连接端227相连接。连接端228连接着接触片138、158、178和198，接触片138、158、178和198是垂直排列的。因此，极板131、152、171和112都和提供电源的连接端228相连接。
在一个实施例中，连接端221、223、226和228都和由外部电路所提供的同一第一节点相连接。连接端222、224、225和227都和由这一外部电路所提供的一第二节点相连接。在一个实施例中，第一节点连接着第一电压，而第二节点连接着第二电压、其中第一电压比第二电压小。在一个实施例中，第一电压是接地，而第二电压是正电压，用于在电容器100充电工作期间，对层104的极板141和142，层106的极板161和162，层108的极板181和182，和层110的极板111和112充电。当有需要时，正向充电的极板141、142、161、162、181、182、111和112可对电路提供电荷。在一个实施例中，连接端221、223、226、和228连接着第一节点，第一节点的电压比连接着连接端222、224、225和227的第二节点的电压大。
电容器100包括在电容器的各个导电层上的多个极板。各个极板包括多个连接触片，连接触片依次连接着在其它层的极板上的连接触片。各个极板的多个接触片可极板提供所要求的冗余连接，以保证如果连接着一个接触片的一个连接失效，还有另一个连接着极板的连接。而且，电容器中的一层上的多个不同的极板提供极板以保护整个电容量。特别是，当一个极板上的所有连接失效时，那么只是这一层中某一部分丢失。在图2所示的实施例中，如果连接着极板132的前端接触片137的连接失效，那么极板132会通过后端接触片138连接着外部电路。如果前端接触片137和后端接触片138都失效，那么只是极板132会从电容器的层103中丢失。即层103的极板131还会对电容100的电容特性产生作用。
电容器100还包括改变在构成电容器结构的各对极板间方向的缝隙。这样，如果连接端221-228任一个断开，那么因为在连续的层中，相同极性的极板以不同方向延伸，并和相反极性的极板相邻，所以电容器100的总的电容量仍可保持。
电容器100包括多种不同的电容器结构，不同的电容器结构加到一起可提供总的电容量。特别地，极板131和141组成一种电容器结构。极板132和142组成另一种电容器结构。极板151和161组成又一种电容器结构。极板152和162又组成一种电容器结构。层107-110的极板组成相似的电容器结构。
图4显示了适用于通过通用基片406将芯片403与电容器100相耦合的系统400的一种实施例的剖面图。在一个实施例中，芯片403包括电子器件，比如处理器、通信系统或专用集成电路。芯片403通过可控凹陷芯片连接(C4)409和基片406的第一面相耦合。电容器100通过机械或电子连接412和基片406的第二面相耦合。连接412的例子包括表面封装或可控凹陷芯片连接。导电互连415从基片406的第一面延伸到第二面用于将电容器100与芯片403相耦合。在一个实施例中，互连415是通过用导电材料，比如金属，来填充在基片406中的过孔所形成的。在一个实施例中，基片406是由陶瓷材料制成的。作为选择，基片406也可以是由有机材料制成的。基片406最好是薄的，使得电容器100和芯片403之间的连接距离短。在一个实施例中，基片406的厚度418小于大约1毫米，减小了互连415的长度。短的连接距离可减小连接电容器100的引线的电感和阻值。
图5显示了包含连接着芯片503和506的电容器100的系统500的一些实施例的剖面图。基片509为芯片503封装电容器100提供了基础。另外，基片509通过导电互连512将芯片503与电容器100相耦合。相似地，基片515为芯片506封装电容器100提供基础。基片515通过导电互连522将芯片506与电容器100相耦合。连接，比如表面封装、可控凹陷封装或其他焊球封装连接，518-521从物理上和电气上将芯片503、506和电容100与基片509和515相耦合。因为基片509的厚度524小于大约1毫米，所以电容器100和过孔512和522的阻值和电感都小于采用厚基片的组装的阻值和电感。在一个实施例中，系统500采用如上所述的方法封装芯片503、506和电容器100以提供对芯片503和506的电源连接退耦。
图6显示了包括电容器100的系统600的一些实施例的剖面图，其中电容器100与基片606相耦合，并通过互连610和可控凹陷芯片连接612与芯片615电气耦合。在一个实施例中，电容器100与芯片615上的电源连接端相耦合，以对芯片上的电源连接退耦。通过注塑618来保护电容器100不受外部损坏。在一个实施例中，基片606由低K值的电介质所形成，其厚度621介于大约0.05毫米和0.1毫米之间。介于大约0.05毫米和0.1毫米之间的电介质厚度允许系统600可以由比系统500中的电容器引线更短的电容器引线所构成。如上所述，含有更短的电容器100和芯片615之间的电容器引线的系统导致含有低电感和低阻值的电容，从而改进系统的性能。
图7显示了包括可通过电气导线715实现连接着一起的电子电路705和芯片710。在一个实施例中，导线715是电源线。在一个实施例中，导线715是数据输入/输出线。电容器100连接着导线100。在一个实施例中，第一组极板通过第一组连接触器极板连接着导线175。第二组电容器极板通过第二组连接触片连接着电子电路705中的节点。在一个实施例中，该节点是接地的节点。
如上面的实施例中所描述的，电容100包括多层嵌入在电介质材料中的导电层。电容器还包括在由缝隙隔开的导电层中的至少一个层上的多个极板。在一个实施例中，至少一个邻近的缝隙相对于相邻层中的缝隙倾斜大约90度。在一个实施例中，一对层的缝隙以第一方向延伸，而第二对层的缝隙以相对于第一方向倾斜的第二方向延伸。各个极板都包括多个连接触片。在一个实施例中，电容器100中的各个层都包括多个极板。
尽管描述和图示了具体实施例，受益于本披露的本领域熟练人员可以理解的是，任何旨在达到相同目的的方法都可以代替所示的具体实施例。本申请目的在于涵盖本发明的任何更改或变化。因此，本发明仅仅只受如权利要求书和它的等价条款限定。

Claims (18)

1.一种电容器，其特征在于，包括：
多层由电介质层隔开的导电层；
在多层导电层的第一层中的第一极板和第二极板，所述第一和第二极板由第一缝隙隔开；
在第一极板上的第一组多个接触片；和
在第二极板上的第二组多个接触片。
2.如权利要求1所述的电容器，其特征在于，所述多层导电层包括第二导电层，第二导电层包括由第二缝隙所隔开的第三极板和第四极板。
3.如权利要求2所述的电容器，其特征在于，所述第一缝隙以第一方向延伸，而所述第二缝隙以第二方向延伸，其中，第一导电层和第二导电层相邻。
4.如权利要求2所述的电容器，其特征在于，所述第一缝隙以第一方向延伸，而所述第二缝隙以第二方向延伸，其中，所述第二方向和所述第一方向不平行。
5.如权利要求4所述的电容器，其特征在于，所述第二方向通常和所述第一方向相垂直。
6.如权利要求5所述的电容器，其特征在于，所述第一导电层和所述第二导电层相邻。
7.如权利要求1所述的电容器，其特征在于，所述多层导电层包括第一组层和与之交错穿插的第二组层，所述第一组层适合于连接着第一节点，所述第二组层适合于连接着第二节点。
8.一种系统，其特征在于，包括：
基片；
可实现与所述基片相耦合的芯片；和
可实现与所述芯片相耦合的电容器，其特征在于，所述电容器包括：
多层导电层；
在所述多层导电层中的至少一层上的多个极板，所述多个极板通过不导电的缝隙相互隔开；和
连接着所述多个极板中的至少一个极板的多个连接端。
9.如权利要求8所述的系统，其特征在于，所述电路包括导线，所述芯片包括连接着导线的端点，所述多个连接端包括连接着导线的第一组连接端和连接着节点的第二组连接端。
10.如权利要求8所述的系统，其特征在于，所述基片包括第一面和第二面，所述芯片连接着所述第一面，而所述电容连接着第二面。
11.如权利要求8所述的系统，其特征在于，所述基片包括多个从所述第一面延伸到所述第二面，并将所述电容器与所述芯片相耦合的互连。
12.一种多层电容，其特征在于，包括：
第一面；
第二面；
第一导电层，包括由第一不导电的缝隙所隔开的第一极板和第二极板，所述第一极板和第二极板各包括至少一个在所述第一面上的第一连接触片和至少一个在所述第二面上的第二连接触片；
第二导电层，包括由第二不导电的缝隙所隔开的第三极板和第四极板，所述第三极板和第四极板各包括至少一个在所述第一面上的第一连接触片和至少一个在所述第二面上的第二连接触片；
第一电介质层，用于隔开所述第一导电层和所述第二导电层；
第三导电层，包括由第三不导电的缝隙所隔开的第五极板和第六极板，所述第五极板包括在所述第一面上的第一组多个连接触片，所述第六极板包括在第二面上的第二组多个连接触片；
第四导电层，包括由第四不导电的缝隙所隔开的第七极板和第八极板，所述第七极板包括在第一面上的第一组多个连接触片，第八极板包括在第二面上的第二组多个连接触片；和
第二电介质层，用于隔开所述第三导电层和所述第四导电层。
13.如权利要求12所述的电容器，其特征在于，所述第一不导电的缝隙和所述第二不导的缝隙以第一方向延伸，所述第三不导电的缝隙和所述第四不导电的缝隙以第二方向延伸，所述第二方向和所述第一方向不平行。
14.如权利要求13所述的电容器，其特征在于，所述第二方向相对于所述第一方向倾斜大约90度。
15.如权利要求14所述的电容器，其特征在于，所述第一面包括第一、第二、第三和第四连接端，所述第一连接端连接着第二极板和所述第六个极板的第一组接触片，所述第二连接端连接着第三极板和所述第七极板的第一组接触片，所述第三连接端连接着所述第一极板和第五极板的第一组接触片，而所述第四连接端连接着所述第三极板和所述第七极板的第一组接触片。
16.如权利要求15所述的电容器，其特征在于，所述第二面包括第五、第六、第七和第八连接端，所述第五连接端连接着第四个极板和所述第八个极板的第二组接触片上，所述第六连接端连接着所述第二极板和所述第六个极板的第二组接触片，所述第七连接端连接着第四个极板和所述第八极板的第二组接触片上，而所述第八连接端连接着所述第一极板和所述第五个极板的第二组接触片上。
17.如权利要求16所述的电容器，其特征在于，所述第一、第二、第三、第四、第五、第六、第七和第八连接端通常都是互相平行延伸的。
18.如权利要求17所述的电容器，其特征在于，所述第一、第三、第六和第八连接端都连接着所述第一节点，而所述第二、第四、第五和第七连接端连接着所述第二节点。
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WO (1) WO2004061964A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101750529A (zh) * 2008-12-18 2010-06-23 施耐德电器工业公司 分压装置、电压传感器、跳脱装置模块及电气保护设备
CN101832833A (zh) * 2010-04-02 2010-09-15 刘喜元 自感应型(拉)压力支座
CN101436465B (zh) * 2007-11-14 2013-09-11 财团法人工业技术研究院 提升谐振频率的电容器结构
CN105448896A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 减小芯片外电容占用空间的集成封装结构

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7152291B2 (en) 2002-04-15 2006-12-26 Avx Corporation Method for forming plated terminations
US7177137B2 (en) * 2002-04-15 2007-02-13 Avx Corporation Plated terminations
US7463474B2 (en) * 2002-04-15 2008-12-09 Avx Corporation System and method of plating ball grid array and isolation features for electronic components
US7576968B2 (en) * 2002-04-15 2009-08-18 Avx Corporation Plated terminations and method of forming using electrolytic plating
US6982863B2 (en) * 2002-04-15 2006-01-03 Avx Corporation Component formation via plating technology
US6972473B2 (en) * 2003-08-12 2005-12-06 Tessera, Inc. Structure and method of making an enhanced surface area capacitor
JP4059181B2 (ja) * 2003-09-29 2008-03-12 株式会社村田製作所 多端子型積層セラミック電子部品の製造方法
DE102004016146B4 (de) * 2004-04-01 2006-09-14 Epcos Ag Elektrisches Vielschichtbauelement
US7068490B2 (en) * 2004-04-16 2006-06-27 Kemet Electronics Corporation Thermal dissipating capacitor and electrical component comprising same
KR100663942B1 (ko) * 2005-03-24 2007-01-02 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조 방법
US20060256531A1 (en) * 2005-05-13 2006-11-16 Intel Corporation Thermal solution with isolation layer
US7505248B2 (en) * 2005-06-30 2009-03-17 Intel Corporation Controlled-resistance capacitors, and methods of assembling same
US7561407B1 (en) * 2005-11-28 2009-07-14 Altera Corporation Multi-segment capacitor
WO2007070540A2 (en) * 2005-12-12 2007-06-21 Irina Puscasu Thin film emitter-absorber apparatus and methods
US8643532B1 (en) 2005-12-12 2014-02-04 Nomadics, Inc. Thin film emitter-absorber apparatus and methods
US7956793B2 (en) * 2005-12-12 2011-06-07 Icx Technologies, Inc. Selective reflective and absorptive surfaces and methods for resonantly coupling incident radiation
JP4462194B2 (ja) * 2006-01-17 2010-05-12 Ｔｄｋ株式会社 積層型貫通コンデンサアレイ
JP2007273684A (ja) * 2006-03-31 2007-10-18 Tdk Corp 積層型電子部品の製造方法
JP5268276B2 (ja) * 2006-05-22 2013-08-21 株式会社村田製作所 積層セラミックコンデンサおよびその実装構造
US20080012127A1 (en) * 2006-06-28 2008-01-17 Inpaq Technology Co., Ltd. Insulation structure for multilayer passive elements and fabrication method thereof
JP4293560B2 (ja) * 2006-07-12 2009-07-08 Ｔｄｋ株式会社 積層コンデンサアレイ
JP4896642B2 (ja) * 2006-09-12 2012-03-14 Ｔｄｋ株式会社 積層コンデンサ及び電子機器
JP4378371B2 (ja) * 2006-09-29 2009-12-02 Ｔｄｋ株式会社 積層コンデンサ
JP4626605B2 (ja) * 2006-11-07 2011-02-09 株式会社村田製作所 積層コンデンサ
US7742276B2 (en) * 2007-03-30 2010-06-22 Industrial Technology Research Institute Wiring structure of laminated capacitors
US8310804B2 (en) * 2007-05-22 2012-11-13 Murata Manufacturing Co., Ltd. Monolithic ceramic capacitor
JP4645637B2 (ja) * 2007-11-15 2011-03-09 Ｔｄｋ株式会社 積層コンデンサ
JP4513855B2 (ja) * 2007-11-26 2010-07-28 Ｔｄｋ株式会社 積層コンデンサ
US20090160019A1 (en) * 2007-12-20 2009-06-25 Mediatek Inc. Semiconductor capacitor
JP4502006B2 (ja) * 2007-12-28 2010-07-14 Ｔｄｋ株式会社 貫通型積層コンデンサアレイ
JP4548492B2 (ja) * 2008-02-13 2010-09-22 Ｔｄｋ株式会社 積層コンデンサアレイ
KR100992311B1 (ko) * 2008-08-13 2010-11-05 삼성전기주식회사 적층형 칩 커패시터 및 이를 구비한 회로기판 장치
US8189321B2 (en) * 2008-09-30 2012-05-29 Tdk Corporation Multilayer capacitor
US8151061B2 (en) * 2009-03-10 2012-04-03 Intel Corporation Ensuring coherence between graphics and display domains
JP5218545B2 (ja) * 2010-12-24 2013-06-26 Ｔｄｋ株式会社 積層コンデンサ
JP2013021299A (ja) * 2011-06-16 2013-01-31 Murata Mfg Co Ltd 積層セラミック電子部品
US10179254B2 (en) * 2015-09-21 2019-01-15 Apple Inc. Capacitor structure with acoustic noise self-canceling characteristics
KR101813365B1 (ko) * 2016-03-22 2017-12-28 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
US9722012B1 (en) * 2016-09-02 2017-08-01 Qualcomm Incorporated Circuits and methods providing mutual capacitance in vertical electrical connections
US10615248B1 (en) 2018-09-26 2020-04-07 International Business Machines Corporation On-die capacitor for a VLSI chip with backside metal plates
US11004614B2 (en) 2018-12-06 2021-05-11 International Business Machines Corporation Stacked capacitors for use in integrated circuit modules and the like

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4347650A (en) * 1980-09-22 1982-09-07 Avx Corporation Method of making marginless multi-layer ceramic capacitors
FR2507379A1 (fr) 1981-06-05 1982-12-10 Europ Composants Electron Bloc de condensateurs en serie et multiplicateur de tension utilisant un tel bloc de condensateurs
JPS6048230U (ja) 1983-09-11 1985-04-04 株式会社村田製作所 積層コンデンサ
US4831494A (en) 1988-06-27 1989-05-16 International Business Machines Corporation Multilayer capacitor
JPH0635462Y2 (ja) 1988-08-11 1994-09-14 株式会社村田製作所 積層型コンデンサ
US5166858A (en) 1991-10-30 1992-11-24 Xilinx, Inc. Capacitor formed in three conductive layers
US5973910A (en) 1991-12-31 1999-10-26 Intel Corporation Decoupling capacitor in an integrated circuit
US5639507A (en) 1995-05-03 1997-06-17 Avx Corporation Method of making a planar multi-layer capacitor
US6442813B1 (en) 1996-07-25 2002-09-03 Murata Manufacturing Co., Ltd. Method of producing a monolithic ceramic capacitor
CN1134800C (zh) * 1997-03-17 2004-01-14 松下电器产业株式会社 电子元件
US5880925A (en) 1997-06-27 1999-03-09 Avx Corporation Surface mount multilayer capacitor
US6064108A (en) 1997-09-02 2000-05-16 Hughes Electronics Corporation Integrated interdigitated capacitor
US6266229B1 (en) 1997-11-10 2001-07-24 Murata Manufacturing Co., Ltd Multilayer capacitor
US6292350B1 (en) 1997-11-10 2001-09-18 Murata Manufacturing, Co., Ltd Multilayer capacitor
JP2991175B2 (ja) 1997-11-10 1999-12-20 株式会社村田製作所 積層コンデンサ
US6266228B1 (en) 1997-11-10 2001-07-24 Murata Manufacturing Co., Ltd Multilayer capacitor
DE69837516T2 (de) 1997-11-14 2007-12-27 Murata Mfg. Co., Ltd., Nagaokakyo Vielschichtkondensator
US6549395B1 (en) 1997-11-14 2003-04-15 Murata Manufacturing Co., Ltd Multilayer capacitor
US6324048B1 (en) 1998-03-04 2001-11-27 Avx Corporation Ultra-small capacitor array
US6222246B1 (en) 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
ATE337606T1 (de) 1999-04-09 2006-09-15 St Microelectronics Nv Schichtförmige kondensatorvorrichtung
JP3548821B2 (ja) 1999-05-10 2004-07-28 株式会社村田製作所 積層コンデンサ、ならびにこれを用いた電子装置および高周波回路
JP3476127B2 (ja) 1999-05-10 2003-12-10 株式会社村田製作所 積層コンデンサ
US6327134B1 (en) 1999-10-18 2001-12-04 Murata Manufacturing Co., Ltd. Multi-layer capacitor, wiring board, and high-frequency circuit
JP3489729B2 (ja) 1999-11-19 2004-01-26 株式会社村田製作所 積層コンデンサ、配線基板、デカップリング回路および高周波回路
US6801422B2 (en) 1999-12-28 2004-10-05 Intel Corporation High performance capacitor
US6822312B2 (en) * 2000-04-07 2004-11-23 Koninklijke Philips Electronics N.V. Interdigitated multilayer capacitor structure for deep sub-micron CMOS
AU2001271139A1 (en) * 2000-07-06 2002-01-14 Phycomp Holding B.V. Ceramic multilayer capacitor array
US6483692B2 (en) 2000-12-19 2002-11-19 Intel Corporation Capacitor with extended surface lands and method of fabrication therefor
US6532143B2 (en) 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
US7095324B2 (en) 2001-03-06 2006-08-22 Intermec Ip Corp Tamper evident smart label with RF transponder
US6459561B1 (en) 2001-06-12 2002-10-01 Avx Corporation Low inductance grid array capacitor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101436465B (zh) * 2007-11-14 2013-09-11 财团法人工业技术研究院 提升谐振频率的电容器结构
CN101750529A (zh) * 2008-12-18 2010-06-23 施耐德电器工业公司 分压装置、电压传感器、跳脱装置模块及电气保护设备
CN101750529B (zh) * 2008-12-18 2014-06-11 施耐德电器工业公司 分压装置、电压传感器、跳脱装置模块及电气保护设备
CN101832833A (zh) * 2010-04-02 2010-09-15 刘喜元 自感应型(拉)压力支座
CN105448896A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 减小芯片外电容占用空间的集成封装结构
CN105448896B (zh) * 2014-08-29 2018-12-21 展讯通信（上海）有限公司 减小芯片外电容占用空间的集成封装结构

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Publication number Publication date
TWI234272B (en) 2005-06-11
US6819543B2 (en) 2004-11-16
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KR100865187B1 (ko) 2008-10-23
US20040125540A1 (en) 2004-07-01
TW200428642A (en) 2004-12-16
EP1579507A1 (en) 2005-09-28
WO2004061964A1 (en) 2004-07-22
KR20050092030A (ko) 2005-09-16
AU2003297016A1 (en) 2004-07-29

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