CN1726590A - 用于半导体装置的具有不同程度圆角的沟槽隔离结构及其制造方法 - Google Patents

Abstract

在半导体装置的沟槽隔离结构中，在沟槽206A、206B内形成氧化物衬底，其中在各氧化步骤期间采用不可氧化的掩模221，由此产生不同类型的衬底氧化物，并因而产生不同类型的圆角及机械应力。因此，对于特定类型的电路元件，可以调整对应的隔离沟槽的特征以得到最佳的装置性能。

Description

用于半导体装置的具有不同程度圆角的沟槽隔离结构及其制造方法

技术领域

本发明一般涉及在复杂的半导体装置中通常用来使各相邻的电路元件相互电绝缘的沟槽隔离结构(trench isolation structures)，尤其是涉及允许调整诸如圆角(corner rounding)和其中产生的残留应力的沟槽隔离结构特征的技术。

背景技术

持续地改进诸如集成电路的微结构的性能的趋势不仅需要稳定地减小电路元件的特征尺寸，而且也需要一种使各邻接电路元件可靠地相互电隔离的结构，其中，随着电路元件的特征尺寸缩小而其数目增加，用来制造隔离结构的可用芯片区域也随之减少。对于具有特征尺寸为1μm或更小的电路元件的集成电路而言，诸如LOCOS(LocalOxidation of Silicon，区域性硅氧化)结构的成熟的隔离结构最好由占据空间较少且更可靠的隔离结构来取代，该种占据空间较少且更可靠的隔离结构需要形成用来包封所考虑的电路元件的垂直沟槽。前种沟槽隔离结构除了比LOCOS结构占用的芯片面积减少之外，还为后续的光刻过程提供了基本上平坦的表面，因而与LOCOS结构变化很大的表面形状相比，显著改善了光刻过程的分辨率。虽然将沟槽隔离结构引入集成电路的制造过程可显著增强装置的可靠性并增加封装的密度，但是在制造沟槽隔离结构时会产生某些问题，尤其是在隔离结构和相关的电路元件的尺寸趋近深亚微米时。对于此种数量级的尺寸而言，沟槽隔离结构的尖角上可能会产生较强的电场，并可能会因而影响到诸如场效应晶体管和电容器等的电路元件的工作，最后会导致各邻接电路元件间的漏电流增加。形成沟槽隔离结构通常需要采用光刻和各向异性蚀刻技术，而由于各向异性蚀刻过程，尤其是沟槽的上角(uppercorners)会呈现较尖的角，并且可能无法通过控制蚀刻过程的过程参数而基本上修圆。因此，在沟槽的内表面形成热生长的氧化物以特别给隔离沟槽的上角提供较大的曲率半径已成为标准规范，然而，其中，热生长的氧化物的厚度增大必然会造成额外的压应力，这又可能对邻接电路元件的装置特征有不利的影响。

参照图1a-1e，更详细地说明了常规的隔离结构的制造。在图1a中，半导体结构100包含基片101，例如，诸如硅晶片的半导体基片，或诸如SOI(Silicon on Insulator，绝缘体上硅)基片的含有半导体层的电介质基片。在基片101上形成诸如二氧化硅的氧化物层102，随后形成另一介电层103，最好选择介电层的材料成分使其可作为更高级制造阶段所需要的CMP过程期间的终止层。例如，层膜103可以是氮化硅层。在氮化硅层103上形成抗蚀剂掩模层104，且该抗蚀剂掩模层104中形成有开口105，该开口的尺寸基本上代表了将要在基片101中形成的沟槽的尺寸。应注意，根据所采用的光刻技术的类型，抗蚀剂掩模104可包含消反射涂层以增强光刻步骤的分辨率。

用来形成半导体结构100的典型工艺流程可包含下列过程。氧化物层102可以通过常规的氧化过程来形成，或者利用适当的前体气体通过化学气相沉积(Chemical Vapor Deposition，CVD)技术来沉积。然后沉积氮化硅层103，接着施加抗蚀剂层，该抗蚀剂层随后被光刻过程形成图形以形成开口105。开孔105的横向尺寸可取决于所要形成的电路的特定设计，并且当要制造诸如范围在大约0.2μm或更小的特征尺寸时，可能需要先进的光刻技术。

图1b示意了具有形成在氮化硅层103、氧化物层102和部分在基片101中的沟槽106的半导体结构100。沟槽106具有下角或下边(bottom corners or edges)107，其呈现出取决于各向异性蚀刻过程细节的圆角或曲率半径。然而，在沟槽的上部分，在氧化物层102、基片101与沟槽106间的界面，如108所示，将形成较尖锐的角或边缘，并且由于各向异性蚀刻过程的特征而可能不易于在蚀刻过程期间被修圆。因为当施加电压时，诸如区域108的尖角必然在邻接沟槽106的区域中产生较强的电场，所以通常采取各自的对策来修圆角107，尤其是区域108，以便将对诸如场效应晶体管的在隔离沟槽106附近制造的电路元件的任何疏忽的影响降至最低。

因此，通常在沟槽106的内表面上生长热氧化物衬底(thermal oxideliner)，以便在位于介电的二氧化硅102与基片101材料间的界面上的区域108提供较大的曲率半径。然而，在沟槽106内生长热氧化物和随后沉积体氧化物(bulk oxide)以用介电材料填充沟槽106，这可能会使所沉积的氧化物因在邻接热衬底氧化物处有较高的蚀刻速率而降低质量，因而在去除氮化硅层103期间可能导致凹槽(notches)的产生。因此，经常采用一种被称为“后加衬底(late liner)”的过程，其中在沟槽106中形成热氧化物之前，先沉积体氧化物。

图1c示意了具有在沟槽106上形成的二氧化硅层109的半导体结构100，且所形成二氧化硅层109的程度至少可靠地将沟槽106填充到氮化硅层103。可采用适当的沉积技术，诸如在大约350-650℃的温度范围内利用前体气体TEOS、氧气及臭氧所进行的化学气相沉积，来基本上填充沟槽106，而不会在其中产生任何空洞(void)。

图1d示意了具有在沟槽106可氧化的内表面上形成的热氧化物层110的半导体结构100，其中，特别地，区域108处的圆化显著提高。

可以通过在升高的温度下将基片101暴露在氧化环境112中来形成热氧化物层110，其中同时使层膜109的介电氧化物材料致密化。通过适当地调整氧化过程的过程参数，可以根据设计的要求而调整热氧化物层110的厚度。虽然就增加区域108的圆化，也就是曲率半径的观点而论，热氧化物层110的厚度增加是有利的，然而，在沟槽106内产生了机械应力111，因为层膜110中产生的热氧化物的体积超过了所耗用的基片101的硅的体积。可是，通过热氧化物层110的生长所引入的机械应力111可能对邻接电路元件的装置特征有不利的影响，例如在结晶结构中产生晶格损伤，而且在进一步的制造步骤期间进行高温退火周期时甚至可能会增加。因此，区域108所需要的修圆程度与热氧化物层110所产生的可接受的机械应力111量之间必须有一折衷。因为对于非所要的电场及压应力有不同灵敏度的多个不同的电路元件通常是在一个集成电路中制造的，所以隔离沟槽106代表了对于最灵敏类型的电路元件的目标折衷。

图1e示意了通过化学机械抛光(Chemical Mechanical Polishing，CMP)去除氧化物层109的过剩材料之后的半导体结构100。在CMP过程期间，用来作为CMP终止层的氮化硅层103的厚度也减少了，其中，选择氮化硅层103的起始厚度以基本确保基片101在整个基片表面上的完整性。然后可以通过适当的湿法化学蚀刻过程(未显示)来去除残留的氮化硅层103和其下的氧化物层102。

考虑到在形成必须根据特定的电路元件而进行调整的热氧化物层110时所作的折衷引发的问题，因而非常需要提供一种形成沟槽隔离结构的技术，该技术在沟槽隔离适应特定的电路元件方面允许有更高程度的灵活性。

发明内容

本发明一般涉及一种在沟槽结构可氧化的内表面上选择性地形成热衬底氧化物的技术，其中，用形式为不可氧化的和/或耗氧的材料的氧扩散阻挡层(oxygen diffusion barrier)来覆盖一个或多个沟槽结构，而一个或多个其它的沟槽结构得到具有指定厚度的热衬底氧化物。可以对某些沟槽结构进行某种方式的掩蔽而导致两种或更多种不同的衬底氧化物厚度，并因而导致两种或更多种不同程度的圆角和机械应力，所以可针对各个电路元件而调整各个隔离结构的特征。

根据本发明的一个示意性实施例，一种形成沟槽隔离结构的方法包含在基片中形成多个沟槽并用氧扩散阻挡层来覆盖该多个沟槽中的至少一个。当用氧扩散阻挡层来覆盖该多个沟槽中的至少一个时，在该多个沟槽中的一个或多个沟槽的可氧化的内表面部分选择性地形成热氧化物。

根据本发明的另一个示意性实施例，一种控制半导体装置中沟槽隔离结构的圆角程度的方法包括当用牺牲氧扩散阻挡层来覆盖用绝缘材料填充的第二隔离沟槽时，对用绝缘材料填充的第一隔离沟槽的内表面部分进行热氧化。

根据本发明的又一个示意性实施例，一种半导体装置中的沟槽隔离结构包括形成在半导体材料中的多个沟槽，其中每个沟槽都具有上角和下角。在每个沟槽中都填充有绝缘材料，其中至少一个沟槽的上角的曲率半径不同于其余一个或多个沟槽的上角的曲率半径。

根据又一个示意性实施例，一种沟槽隔离结构包括两种或更多种不同类型的隔离沟槽，其中每种类型都具有形成在半导体材料与其氧化物间界面上的热氧化物层的特定厚度。该特定厚度互不相同。

附图说明

通过参照下面的说明和附图可了解本发明，其中相同的参考数字代表相同的组件，以及其中：

图1a-1e显示了包含常规隔离沟槽的半导体结构在各制造阶段中的横截面示意图；

图2a-2g显示了根据本发明示意性实施例的隔离结构的横截面示意图，该隔离结构具有两种不同类型的沟槽隔离，而该两种不同类型的沟槽隔离具有不同生长的热氧化物层；以及

图3a-3c显示了根据本发明其它实施例的隔离结构的横截面示意图，该隔离结构具有多个隔离沟槽，而每个隔离沟槽包含不同生长的热氧化物。

虽然本发明易受到许多不同的变更和其它形式的影响，但是其特定的实施例已在图中示例显示并在此给予了详细说明。然而，应了解的是，此处对特定实施例的说明并不是要限制本发明于所公开的特定形式，相反，本发明意在涵括由随附的权利要求所界定的本发明的精神和范围之内的所有的变更、等效及选择。

具体实施方式

下面说明本发明的示意性实施例。为了清楚起见，本说明书并未将实际实施本发明的所有特征都作了说明。当然，应当了解，在开发任何此种实际的实施例时，必须做出许多与实施相关的决定以达到开发者的特定目标，诸如符合与系统相关和与商业相关的限制条件，而这些限制条件会随着实施的不同而有所变化。此外，应当了解，这种开发工作可能是复杂而又耗时的，然而，对从本发明的公开中获益的本领域的普通技术人员而言，不过是一种常规的工作。

现在参照附图来说明本发明。虽然图中的半导体装置的不同区域和结构具有非常准确、明显的外形与轮廓，但是本领域的技术人员知道，实际上，这些区域和结构并不象图中所示的那么准确。此外，相比于所制造的装置上的那些特征或区域的尺寸，图中所画出的种种特征和掺杂区的相对尺寸可能会被夸大或缩小。因此，附图只是用以说明与解释本发明的示意性实施例。应以相关领域的技术人员所认定的意义来理解和解释本文中的词汇与措词。本文前后一致使用的术语和措词并非暗示该术语或措词的特别的定义，也就是与本领域的技术人员理解的普通惯用的含义所不同的定义。如果一个术语或措词具有特别的含义，也就是不同于技术人员所理解的含义时，本说明书将会以定义的方式来清楚地阐明这样一个特别的定义，直接且明确地提供该术语或措词的特别的定义。

参阅图2a-2g，现在将更详细地说明本发明的示意性实施例。在图2a中，半导体结构200包含基片201，该基片201可以是诸如硅基片的半导体基片，适于形成半导体基的电路元件。例如，基片201可包含锗、砷化镓或各种类型的II-VI或III-V族半导体。此外，基片201代表了包括可用来形成电路元件的至少一层半导体材料的任何合适的基片。尤其地，基片201可代表SOI基片，其中通常是在绝缘层上设有硅层，该绝缘层通常为二氧化硅层，也被称为埋入氧化物(buriedoxide)。因为大多数的集成电路是在硅基础上制造的，所以在下文中，基片201将被称为硅基片，该硅基片在暴露于氧化环境后将形成二氧化硅。半导体结构200进一步包含沟槽隔离结构220，而在本例子中以根据设计要求而尺寸可能有所不同的第一沟槽206a和第二沟槽206b来代表。应当了解，沟槽206a、206b通常可能代表在基片201的极其不同区域中的隔离沟槽，或者如图2a所示的例子，可能代表涉及在其间形成的邻接电路元件的隔离沟槽。在基片201上形成氧化物层202，然后在氧化物层202上形成另一介电层203，该介电层203具有允许层膜203在后续的CMP过程中作为终止层的特征。层膜203可以，例如，包含氮化硅。在层膜203上形成一层介电氧化物材料209以基本上完全地填充沟槽206a、206b。沟槽206a、206b分别具有由208a、208b所示的上角区域。

形成如图2a所示的半导体结构200的典型工艺流程，可采用已参照图1a-1c而解释的类似过程。当基片201代表SOI基片时，沟槽206a、206b可向下延伸并可能进入埋入氧化物层(未显示)。在沉积介电层209之后，在一个实施例中，可在包含诸如氮气和/或氩气等的惰性环境中进行热处理，以使介电材料209致密化。热处理的温度可以在大约700-1100℃的范围内变化。

图2b示意了具有牺牲掩模层221的半导体结构200，该牺牲掩模层221被用来作为氧扩散阻挡层并且形成在沟槽隔离结构220的一部分之上以使掩模层221覆盖沟槽206a。掩模层221可包含一种不可氧化的材料，也就是，当在升高的温度下暴露于氧化环境202时，该材料基本上避免了氧气供给和/或扩散到邻接的材料层。例如，掩模层221可包含氮化硅。形成掩模层221的另一种适当的材料可包含氮氧化硅(SiON)。在又一个实施例中，掩模层221基本上包含诸如多晶硅的可氧化的材料，该可氧化的材料基本上消耗掉渗入掩模层221中的氧，因而基本上避免了氧扩散到下方的沟槽隔离结构220。如果掩模层221包含可氧化的材料，则要选择掩模层的厚度，以在整体暴露于氧化环境212时可基本上避免氧的扩散。因为多种材料的氧化过程都是熟知的，所以易于事先决定掩模层221的适当厚度。

在沟槽隔离结构220上形成掩模层221时，可使用成熟的光刻和蚀刻技术，其中这些技术并不是关键的，因为只要沟槽206a基本上完全被覆盖且沟槽206b基本上完全暴露出，就可以改变掩模层221的横向尺寸。在暴露于氧化环境212期间，热氧化物层210b形成在沟槽206b的可氧化的内表面部分上，并导致区域208b的修圆增大，也就是，曲率半径增大。可调整诸如温度、持续时间、氧浓度等的建立氧化环境212的过程参数，以得到所需的厚度，并因而在区域208b得到所需的圆角程度，以便配合将参照图2c而说明的将沟槽206b氧化的第二步骤，而得到最后的圆角程度。因为在硅中的热氧化物的生长速率是熟知的，所以一旦设定了结构200的结构特征，也就是，温度、氧浓度、压力等，就可通过选择氧化的持续时间而轻易控制区域208b的厚度和圆角。对于硅以外的半导体材料而言，可以通过实验来确定特定结构的生长速率。

图2c示意了去除牺牲掩模层221之后的半导体结构200。半导体结构200暴露于进一步的氧化环境213，以在沟槽206a内产生热氧化物层210a，同时进一步增加沟槽206b内的热氧化物层210b的厚度。如前所述，选择在半导体结构200暴露于氧化环境212、213期间所使用的过程参数，以使热氧化物层210a符合与之相关的电路元件的要求。例如，热氧化物层210a只产生较少量的机械应力，而于此同时，所需的较厚的热氧化物层210b因区域208b的曲率半径增大而导致电场强度降低。例如，热氧化物层210a的厚度可调整到约1-30nm范围内的厚度，而热氧化物层210b的厚度可超出热氧化物层210a的厚度一预定的量，该预定的量可通过相应地选择氧化环境213的过程参数来调整。

图2d示意了另一个示意性实施例，其中，自图2a所示的半导体结构200开始，替代在惰性环境中的热处理或在该惰性环境中的热处理之外，建立氧化环境214以在沟槽206a、206b内提供基本上相同的热氧化物层210a、210b。在将半导体结构200暴露于氧化环境214期间，可同时使介电氧化物层209致密化，以至于可取消先前的热处理或其持续时间可显著缩短。选择氧化环境214的过程参数，使得热氧化物层210b的厚度和区域208b的圆角程度符合在隔离沟槽206b的邻接处将要形成的特定电路元件。

图2e示意了在形成不可氧化的牺牲掩模层221之后的半导体结构200，该掩模层覆盖了沟槽206b并将沟槽206a暴露于另一个氧化环境215。因此，热氧化物层210a的厚度将增加直至在区域208a获得指定的圆角程度为止。图2d和2e所示的顺序与图2b和2c所示的顺序在时间上相反。

图2f示意了根据本发明的另一个示意性实施例的半导体结构200。除了介电氧化物层209之外，半导体结构200包含与已在图2d显示和说明的相同的组件和部分。半导体结构200暴露于氧化环境214，并在沟槽206a、206b内形成具有基本上相同特征的热氧化物层210a、210b。如果担心在可能被先前的注入步骤所损伤的晶体晶格上直接放置介电氧化物层209(图2f未显示)而没有任何热氧化物“固化(curing)”和氧化物致密化，则可选择这种方式。然后，可沉积介电氧化物层209以填充沟槽206a和206b。

图2g示意了在沉积介电氧化物层209并形成用来覆盖沟槽206b的牺牲掩模层221之后的半导体结构200。半导体结构200暴露于氧化环境215，使得热氧化物层210a增加到所需的最后厚度，并因而得到区域208a所需的最后圆角程度。应注意，可选择氧化环境214(图2f)的过程参数以获取热氧化物层210b的所需特征而不用进一步氧化沟槽206b，或者在沉积了介电氧化物层209之后，可形成其它的掩模，或者替代性地可在没有任何掩模的情形下进行氧化步骤，以便得到热氧化物层210b的所需特征。也就是，在某些应用中，在沟槽206a、206b内提供相对较薄的热氧化物210a、210b，然后根据“后加衬底”过程来沉积介电氧化物层209并完成热氧化物层210b的厚度可能是有利的，由此基本上避免了上面所述的“后加衬底”过程的可能缺点。

参阅图3a-3c，现将说明本发明的其它示意性实施例。在图3a中，半导体结构300包含沟槽隔离结构320，而在本例子中沟槽隔离结构320由形成在基片301中的三个隔离沟槽306a、306b、306c来代表。沟槽的数目仅仅是示意性的，并且隔离结构320可包含任意数目的隔离沟槽，而该任意数目的隔离沟槽将得到不同类型的生长氧化物层。在基片301上接连形成氧化物层302、顶层303和介电氧化物层309。此外，在介电氧化物层309上形成牺牲掩模层321，以便覆盖沟槽306a、306b而暴露出沟槽306c。有关半导体结构300的各种组件的材料类型和用来形成如图3a所示的结构的工艺流程，可适用与参照图1a-1e和2a-2g已指出的相同的准则。半导体结构300暴露于氧化环境312以在沟槽306c内产生热氧化物层310c。

图3b显示出在去除牺牲掩模层321并在结构300上形成第二牺牲掩模层322以暴露出沟槽306b、306c而覆盖沟槽306a之后的半导体结构300。结构300暴露于氧化环境314，以在沟槽306b内形成热氧化物层310b并同时增加热氧化物层310c的厚度。

最后，图3c显示了结构300，其中沟槽306a、306b、306c暴露于氧化环境315以在沟槽306a内形成热氧化物层310a并同时增加热氧化物层310b、310c的厚度。关于各氧化环境312、314、315的过程参数的选择，可使用前文中参照前面的示意性实施例而解释的相同准则。此外，图3a-3c所示的顺序可以相反，以至于沟槽306a、306b、306c在开始时并不掩蔽并得到基本上相同的热氧化物层。可在起始氧化之前进行如前所述的热处理，以将介电氧化物层309致密化。然后掩蔽沟槽306a(图3b)，然后再掩蔽沟槽306a、306b(图3a)，以在沟槽隔离结构320的区域308a、308b、308c上得到所需的不同厚度和圆角。此外，参照图3a-3c所描述的实施例也可采用参照图2a-2e所描述的任何的过程顺序。也就是，在一些实施例中，可在沉积介电氧化物层309之前形成具有所需厚度的热氧化物层。然后可适用前文所述的用于掩蔽沟槽306a、306b、306c中的一个或多个的任何顺序，以形成不同类型的隔离沟槽。

因此，本发明可通过使用成熟的沉积方法和非关键的光刻技术，来形成在不同的隔离沟槽中具有不同类型的热生长氧化物衬底的沟槽隔离结构，以提供特定适合于相关电路元件的隔离沟槽的电和机械特征。

上面所公开的特定的实施例仅仅用于示意，因为可以用不同而又等效的方式来修改和实施本发明，而这些方式对于已从本说明中获益的本领域的技术人员而言是显而易见的。例如，上面提出的过程步骤可以用不同的顺序来进行。另外，除了下面的权利要求中说明的之外，并不欲对其中所示的构建或设计的细节作限制。因此，很明显，可以改变或修改上面所公开的特定的实施例，而所有此等变化都被认为是在本发明的精神和范围之内。因此，在此寻求如下面的权利要求的保护。

Claims (18)

1.一种形成沟槽隔离结构的方法，所述方法包含：

在基片中形成多个沟槽206A、206B；

用氧扩散阻挡层221覆盖所述多个沟槽中的至少一个206A；以及

当用所述氧扩散阻挡层221覆盖所述多个沟槽中的至少一个206A时，在所述多个沟槽中的一个206B或多个沟槽的可氧化的内表面部分上选择性地形成热氧化物210B。

2.如权利要求1所述的方法，进一步包含在选择性地形成热氧化物之前，在所述基片上沉积绝缘层209以填充所述多个沟槽。

3.如权利要求1所述的方法，进一步包含去除用来覆盖所述至少一个沟槽206A的所述氧扩散阻挡层221，并对所述先前覆盖的沟槽206A的可氧化的内表面部分进行热氧化。

4.如权利要求1所述的方法，进一步包含去除所述氧扩散阻挡层221，并用第二不可氧化的掩模层来覆盖所述一个或多个沟槽中的至少一个，以基本上防止由第二氧扩散阻挡层所覆盖的所述至少一个沟槽206B的侧壁上的进一步氧化物生长。

5.如权利要求1所述的方法，进一步包含在所述多个沟槽中的一个或多个沟槽的可氧化的内表面部分上选择性地形成热氧化物之前，在所述多个沟槽中的至少一些沟槽的可氧化的内表面部分上形成热氧化物。

6.如权利要求1所述的方法，进一步包含在所述多个沟槽中的一个或多个沟槽的可氧化的内表面部分上选择性地形成热氧化物之后，在所述多个沟槽中的至少一些沟槽的可氧化的内表面部分上形成热氧化物。

7.如权利要求1所述的方法，进一步包含在所述多个沟槽的可氧化的内表面部分上形成热氧化物，并在所述多个沟槽中的一个或多个沟槽内选择性地形成热氧化物之前，用介电氧化物材料填充所述多个沟槽。

8.如权利要求7所述的方法，进一步包含在填充所述多个沟槽之后，并在所述多个沟槽中的一个或多个沟槽内选择性地形成热氧化物之前，形成热氧化物。

9.如权利要求2所述的方法，进一步包含在惰性环境中对所述基片进行热处理，以将介电氧化物层209致密化。

10.如权利要求1所述的方法，其中所述氧扩散阻挡层221包含不可氧化的材料。

11.如权利要求10所述的方法，其中所述不可氧化的材料包含氮化硅和氮氧化硅中的至少一种。

12.如权利要求1所述的方法，其中所述氧扩散阻挡层221包含可氧化的材料。

13.如权利要求12所述的方法，其中选择所述氧扩散阻挡层221的厚度，以在形成所述热氧化物期间基本上避免所述可氧化的材料的完全氧化。

14.一种控制半导体装置中沟槽隔离结构的圆角程度的方法，所述方法包含：

当用牺牲氧扩散阻挡层221来覆盖用绝缘材料209填充的第二隔离沟槽206A时，对用绝缘材料209填充的第一隔离沟槽206B的内表面部分进行热氧化。

15.如权利要求14所述的方法，进一步包含在热氧化所述第一沟槽部分之前，在所述第一和第二沟槽内形成热氧化物层。

16.如权利要求14所述的方法，进一步包含在热氧化所述第一沟槽部分之后，去除所述氧扩散阻挡层221，并在所述第一和第二沟槽内形成热氧化物层。

17.如权利要求14所述的方法，进一步包含去除所述氧扩散阻挡层221，形成第二氧扩散阻挡层以覆盖所述第一沟槽，并热氧化所述第二沟槽的表面部分。

18.一种半导体装置中的沟槽隔离结构，包含：

形成在半导体材料中的多个沟槽206A、206B，每个沟槽具有上角区域208A、208B；以及

填充在每个所述沟槽中的绝缘材料209，

其中至少一个沟槽的所述上角区域208A、208B的曲率半径不同于其余沟槽中的一个或多个沟槽的上角区域的曲率半径。

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