CN1725374A - 包括存储访问数据的电路的半导体存储器件 - Google Patents

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Abstract

一种包括存储访问数据的存储器件和存储单元阵列的半导体存储器件。存储单元阵列响应访问数据而被访问。存储单元阵列访问由存储在存储器件中的访问数据来决定。只在必要时，根据访问数据来访问存储单元阵列，显著降低了功耗。

Description

包括存储访问数据的电路的半导体存储器件
技术领域
本发明一般涉及半导体器件，尤其涉及一种包括用于存储访问数据的电路的半导体存储器件。
背景技术
半导体存储器件已经广泛用作为计算机中的主存储器、微处理器中的缓存和嵌入存储器。半导体存储器件分为RAM(随机访问存储器)和ROM(只读存储器)器件。
RAM器件是能够存储写数据并且读取存储的数据的存储器件。RAM器件是在关闭电源时不保持存储的数据的易失性存储器。RAM器件的典型例子是动态RAM(DRAM)和静态RAM(SRAM)。
ROM器件只能读取存储的数据。ROM器件是即使关闭电源也保持存储的数据的非易失性存储器。ROM器件分为可编程ROMS(PROM)和一次可编程ROMS(OT-PROM)。PROM器件又分为可擦写PROM(EPROM)和电EPROMS(EEPROM)。非易失性ROM器件的例子是闪存。闪存能够高集成。
典型半导体存储器件包括存储单元阵列、行译码器、列译码器和传感放大器电路。存储单元阵列具有几个存储单元，存储单元排列为具有字和位线的矩阵。行译码器接收行地址来选择字线。列译码器接收列地址来选择位线。传感放大器电路传感和放大来自位线的电压，以读取所选择的存储单元的数据。
在具有上述结构的半导体存储器件中，如果字线被激活，就访问几个存储单元。在某些情形，即使字线被激活，也不希望访问连接到字线的所有存储单元。
这种情形的一个例子是用于分支预测的分支目标缓冲器。分支目标缓冲器一般是SRAM。分支命令的地址和目标地址存储在存储单元阵列中。分支目标缓冲器通过激活用于被取分支以及未取分支的选择的字线来访问连接到字线的存储单元。在分支被取的情形，分支目标缓冲器访问存储单元阵列，以读取存储的目标地址，然后取相关目标地址的命令。在分支未取的情形，分支目标缓冲器不取目标地址的命令。但如果分支未取，分支目标缓冲器不必访问存储单元阵列，导致浪费电力。
随着利用半导体存储器件的便携式设备(例如便携式个人计算机、蜂窝电话、个人数字助理(PDA)等)变得更普遍，降低功耗被积极地发展。在提供运行便携式设备的电力变得越来越减少时，存在降低功耗的增长的需要。因为无需访问的存储单元阵列浪费电力，所以希望其被消除。
发明内容
下面描述一种包括存储访问数据的存储器件和存储单元阵列的半导体存储器件。存储单元阵列响应访问数据而被访问。
存储器件被连接到存储单元阵列的字线，并且存储器件包括每个存储1位数据的存储单元。译码器接收地址，以选择字线并且向选择的字线提供字线电压。逻辑门响应访问数据向存储单元阵列提供从译码器提供的字线电压。
逻辑门是AND门，其接收字线电压和访问数据。响应存储的访问数据和操作模式，向存储单元阵列提供从译码器提供的字线电压。
逻辑门包括：OR门，用于接收访问数据和操作模式；以及AND门，用于接收字线电压和OR门的输出。在操作模式为写模式时，逻辑门不管访问数据而向存储单元阵列提供字线电压。存储单元阵列是SRAM存储单元阵列。
存储器件分别连接到SRAM存储单元阵列的字线，并且是存储1位数据的SRAM单元。
附图说明
图1是半导体存储器件的一个实施例的框图。
图2是显示图1所示的字线选通电路的电路图。
具体实施方式
将参照附图更全面地说明各示范实施例。
图1是半导体存储器件的一个实施例的框图。半导体器件1包括存储单元阵列100、字线门电路200、译码器300和传感放大器电路400。
存储单元阵列100可根据单元类型而不同地实现。例如，DRAM单元包括耦合到用于存储数据的晶体管的电容器。晶体管用作为开关。SRAM单元包括两个PMOS晶体管和4个NMOS晶体管。在存储单元阵列100中存在排列为矩阵的连接到字线和位线的多个存储单元(DRAM、SRAM等)。
译码器300接收地址ADDR以选择字线，然后将字线电压施加于选择的字线WL。
字线选通电路200位于存储单元阵列100和译码器300之间。字线选通电路200是用于存储访问数据的存储器件。访问数据决定是否访问存储单元阵列100。字线选通电路200可包括存储单元210和逻辑门220，如在图2中更详细显示的。
存储单元210存储访问数据。存储单元210是包括DRAM、SRAM等的任何存储器件。存储单元210连接到向存储单元阵列100提供的多个字线。在一个实施例中，存储单元210存储1位访问数据。
逻辑门220响应访问数据，向存储单元阵列100提供字线电压。例如，如果存储在存储单元210中的访问数据是“1”，则逻辑门220向存储单元阵列100提供从译码器300施加的字线电压。另一方面，如果访问数据为“0”，则逻辑门220不向存储单元阵列100提供字线电压，因此避免了不必要浪费电力的单元访问。
可实现逻辑门220以便响应访问数据以及操作模式而向存储单元阵列100提供字线电压。即，如果操作模式是基于图1中的控制信号(例如写)的写模式，那么逻辑门向存储单元阵列提供字线电压而不管访问。
传感放大器电路400通过位线BL、/BL、Bit和/Bit连接到存储单元阵列100和存储单元210。传感放大器电路400传感和放大位线BL、/BL、Bit和/Bit的电压。图1只显示一对位线但如公知的可包括更多的位线。半导体存储器件不限于该实施例，并且可应用在一个存储单元连接到一位线(例如闪存)的情形。
图2是显示在图1中显示的字线选通电路200的优选实施例的电路图。参照图2，字线选通电路200通过字线WL连接到译码器300(见图1)，并且通过字线选通的WL连接到存储单元阵列110。另外，字线选通电路200通过一对位线Bit和/Bit连接到传感放大器电路400(见图1)。电路200包括存储单元210和逻辑门200。
在图2中，存储单元210是SRAM单元，其存储1位数据。SRAM单元210是一般SRAM单元，包括两个PMOS晶体管P1和P2，以及4个NMOS晶体管N1～N4。访问数据存储在1位SRAM单元210中。存储单元阵列110响应访问数据而被访问。在一个实施例中，存储单元210是SRAM单元，存储单元阵列110是SRAM存储器的存储单元阵列，并且包括连接到字线选通的WL的多个SRAM单元。如果存储单元210是DRAM单元，则用连接到字线选通的WL的多个DRAM单元组成存储单元阵列110。
逻辑门220包括一个AND门G1和一个OR门G2。AND门G1具有两个输入端和一个输出端。一个输入端连接到字线WL，并且另一输入端连接到OR门G2的输出端。OR门G2具有两个输入端和一个输出端。一个输入端连接到SRAM单元210的输出端，另一输入端接收控制信号(例如写)。
在字线选通电路200中，其中存储在SRAM单元210中的访问数据是“1”，OR门G2的输出总为“1”。结果，如果字线WL被激活，则字线选通的WL被激活。在访问数据为“1”的情形，如果字线WL变成激活时，则访问存储单元阵列110。在控制信号(写)未被激活时，如果存储在SRAM单元210中的数据为“0”，则OR门G2的输出变成“0”。因而，AND门G1的输出变成“0”，使得施加于字线WL的电压不向字线选通的WL提供。因此，不访问存储单元阵列110。
另一方面，在控制信号(写)变成激活时，OR门G2的输出为“1”。结果，施加于字线WL的电压不管存储在SRAM单元210中的访问数据而向字线选通的WL提供。
基于本发明的半导体存储器件具有字线选通电路200，用于在字线中存储访问信息，该字线分别连接到存储单元阵列100。在存储在字线选通电路200中的访问数据为“0”时，不访问存储单元阵列。然而，由于存在在写操作期间不管访问数据而进行写操作的请求，所以存储单元阵列被访问。
基于本发明的半导体存储器件，如果存储在字线选通电路中的访问信息为“0”，则不访问存储单元阵列。因此，可以减少由不必要地访问存储单元阵列而产生的功耗。另外，既然访问信息存储在连接到存储单元阵列的每个字线中，半导体存储器件的功耗可通过只控制字线来减少，而无需复杂的控制电路和大的延迟时间量。
如上所述，可以通过包括用于在连接到存储单元阵列的每个字线中存储访问信息的装置来显著减少半导体器件的功耗。
可根据以上详述对本发明进行改变。这里用的各术语不应解释为将本发明限制为在说明书和权利要求书中揭示的特定实施例，而应解释为包括基于权利要求书的所有方法和器件。因此，本发明不限于该公开，而是其范围要由权利要求书来决定。

Claims (20)

1.一种半导体存储器件，其包括：
存储单元阵列；和
存储器件，用于存储访问数据；
其中存储单元阵列响应访问数据而被访问。
2.根据权利要求1所述的半导体存储器件：
其中存储器件连接到存储单元阵列的字线；并且
其中存储器件包括每个存储1位数据的存储单元。
3.根据权利要求2所述的半导体存储器件，其包括译码器，用于接收地址来选择字线并且向选择的字线提供字线电压。
4.根据权利要求3所述的半导体存储器件，其包括逻辑门，用于响应访问数据向存储单元阵列提供从译码器提供的字线电压。
5.根据权利要求4所述的半导体存储器件，其中逻辑门是AND门，其接收字线电压和访问数据。
6.根据权利要求3所述的半导体存储器件，其包括逻辑门，用于响应存储的访问数据和操作模式向存储单元阵列提供从译码器提供的字线电压。
7.根据权利要求6所述的半导体存储器件，其中逻辑门包括：
OR门，用于接收访问数据和操作模式；以及
AND门，用于接收字线电压和OR门的输出。
8.根据权利要求7所述的半导体存储器件，其中在操作模式为写模式时，逻辑门不管访问数据而向存储单元阵列提供字线电压。
9.根据权利要求1所述的半导体存储器件，其中存储单元阵列为SRAM存储单元阵列。
10.根据权利要求9所述的半导体存储器件，其中存储器件分别连接到SRAM存储单元阵列的字线，并且是存储1位数据的SRAM单元。
11.一种半导体存储器件，其包括：
存储单元阵列；
译码器，用于接收地址来选择字线并且向选择的字线提供字线电压；
存储器件，用于存储访问数据；以及
逻辑门，用于响应访问数据而向存储单元阵列提供字线电压。
12.根据权利要求11所述的半导体存储器件，其中存储器件是存储1位数据的存储单元。
13.根据权利要求11所述的半导体存储器件，其中逻辑门是AND门，用于接收字线电压以及访问数据，以向存储单元提供字线电压。
14.根据权利要求11所述的半导体存储器件，其中逻辑门响应访问数据和操作模式而向存储单元阵列提供字线电压。
15.根据权利要求14所述的半导体存储器件，其中逻辑门包括：
OR门，用于接收访问数据和操作模式；以及
AND门，用于接收字线电压和OR门的输出。
16.根据权利要求15所述的半导体存储器件，其中在操作模式是写模式时，逻辑门不管访问数据而向存储单元阵列提供字线电压。
17.根据权利要求11所述的半导体存储器件，其中存储单元阵列是SRAM存储单元阵列。
18.根据权利要求17所述的半导体存储器件，其中存储器件分别连接到SRAM存储单元阵列的字线，并且是存储1位数据的SRAM单元。
19.根据权利要求11所述的半导体存储器件，其中存储单元阵列是DRAM存储单元阵列。
20.根据权利要求19所述的半导体存储器件，其中存储器件分别连接到DRAM存储单元的字线，并且是存储1位数据的DRAM单元。
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