CN1655186B - 半导体器件 - Google Patents

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Abstract

通过无线装置将信号从天线输入到其中的非接触式I D芯片，其中数据只能被写入一次。在具有非易失性EEPROM的非接触式I D芯片中，将表明是否进行写入到EEPROM的数据与基本写数据写入同时写入，且一旦进行了写入EEPROM的操作，其它数据就不能再写到其中。

Description

半导体器件
技术领域
本发明涉及一种用作IC芯片(以下还称作ID芯片)的半导体器件，该IC芯片能够在存储电路中存储所需的数据，或由非接触式装置诸如无线通信读取所需的数据。特别地，本发明涉及一种在诸如玻璃和塑料的绝缘基片之上形成的用作ID芯片的半导体器件。
背景技术
随着计算机技术和图像识别技术的发展和提高，已广泛地使用了诸如条形码的利用介质的数据识别，用于产品数据等的识别。希望将来能识别更大量的数据。另一方面，利用条形码的数据识别是有缺点的，因为条形码读出器需要与条形码接触，且条形码中存储的数据量不能增加这么多。因此，需要的是非接触式数据识别和介质存储容量的增加。
考虑到上述问题，近年来已开发了使用IC的ID芯片。在ID芯片中，所需的数据存储在IC芯片的存储电路中，且通过非接触式装置，通常通过无线装置来读取数据。希望这种ID芯片的实际应用能够在商业上有助于简化和减少成本，同时保持高的安全性。
参考图4简要地描述了使用ID芯片的识别系统。图4是示出识别系统的示意图，用于无线地获得包的识别数据。存储特定识别数据的ID芯片401装配在包404上或内部。无线电波从询问器(也称为读取器/写入器)403的天线单元402传输到ID芯片401。当收到无线电波时，ID芯片401将它本身的识别数据发送回天线单元402。天线单元402将接收到的识别数据传输到询问器403，且询问器403确定该识别数据。以该方式，询问器403能够获得包404的数据。这种系统能够实现分配管理、制表、防止伪造商品等。
ID芯片例如具有图2中所示的结构。用作ID芯片的半导体器件200包括天线电路201、整流电路202、稳定电源电路203、放大器208、解调电路213、逻辑电路209、存储器控制电路212、存储电路211、逻辑电路207、放大器206和调制电路205。天线电路201包括天线线圈301和调谐电容器302(图3A)。整流电路202包括二极管303和304，和平滑电容器305(图3B)。
以下描述这种ID芯片的工作情况。由天线电路201接收的AC信号是由二极管303和304整流的半波，且通过平滑电容器305使其平滑。具有许多波纹的平滑电压通过稳定电源电路203稳定，并将稳定的电压提供给解调电路213、放大器206、逻辑电路207、放大器208、逻辑电路209、存储电路211和存储器控制电路212。同时，将由天线电路201接收到的信号作为时钟信号经由放大器208输入到逻辑电路209。在解调电路213中解调从天线301输入的信号，并作为数据输入到逻辑电路209。
对输入逻辑电路209的数据进行解码。由于询问器通过可变形镜像码、NRZ-L码等对数据进行编码，逻辑电路209对数据进行解码。将解码的数据输送到存储器控制电路212，由此读取存储在存储电路211中的存储数据。要求存储电路211是非易失性存储电路，如掩蔽ROM，其即使在断开电源时也能够存储数据。例如，存储电路211存储具有4字节族码(family code)的16字节数据、4字节应用码和由用户设置的两种4字节用户代码(参见图12A)。
传送和接收信号的频率是每个都具有ISO标准的125kHz、13.56MHz、915MHz或2.45GHz等等。另外，还使用于传送和接收信号的调制和解调系统标准化。在专利文献1中公开了这种ID芯片的例子。
[专利文献1]日本专利特开No.2001-250393
用于ID芯片的前述常规半导体器件具有以下问题。在掩蔽ROM用作存储电路的情况下，数据只能在制造芯片时写入。因此，需要除了在制造芯片以外可以写入数据的ID芯片。
同时，在EEPROM用作存储电路的情况下，用户可以自由地重写数据。然而，同时，除了该用户以外的任何人都可以交换不能被重写的用于识别的数据，这使得能够伪造。因此，需要只能写入一次数据的ID芯片来防止这种伪造。
发明内容
考虑到上述情况，本发明提供了一种只能够写入一次数据的用作ID芯片的半导体器件。本发明还提供了一种半导体器件，该半导体器件用作除了在制造芯片时可以写入数据的ID芯片。
本发明的半导体器件包括：形成在绝缘基片上的调制电路、解调电路、逻辑电路和存储电路，其中该调制电路和解调电路电连接到天线电路，该解调电路连接到逻辑电路，该存储电路存储逻辑电路的输出信号，存储电路是通过电荷注入存储数据的非易失性存储电路，以及提供了能够仅一次将数据写到存储电路的控制电路。
本发明的半导体器件包括：形成在绝缘基片上的调制电路、解调电路、逻辑电路和存储电路，其中该调制电路和解调电路电连接到天线电路，该解调电路连接到逻辑电路，该存储电路存储逻辑电路的输出信号，存储电路是通过电荷注入存储数据的非易失性存储电路，以及逻辑电路根据存储电路中存储的数据来控制数据是否可以写到存储电路中。
在本发明的这种半导体器件中，构成非易失性存储电路的元件通过将电荷注入到浮栅中来存储数据。
在本发明的这种半导体器件中，构成非易失性存储电路的元件通过将电荷注入到栅绝缘膜中来存储数据。
在本发明的这种半导体器件中，通过整流和提升从天线电路输出的信号来获得由非易失性存储电路用于存储数据所使用的电源。
在本发明的这种半导体器件中，从外部的高电压电源获得由非易失性存储电路用于存储数据所使用的电源。
在本发明的这种半导体器件中，调制电路、解调电路、逻辑电路和存储电路中至少一种由薄膜晶体管(以下称作TFT)构成。
在本发明的这种半导体器件中，天线电路、调制电路、解调电路、逻辑电路和存储电路整体地形成在同一绝缘基片上，或调制电路、解调电路、逻辑电路和存储电路整体地形成在同一绝缘基片上，而天线电路形成在另一绝缘基片上。
在本发明的这种半导体器件中，绝缘基片由玻璃、塑料和薄膜绝缘体构成。
在本发明的这种半导体器件中，天线电路形成在调制电路、解调电路、逻辑电路和存储电路中至少一个上。
在本发明的这种半导体器件中，输入到天线电路的信号是无线电信号。
在本发明中，ID芯片指的是用于识别使用的半导体芯片，其用作IC标签、无线标签、RFID、IC卡、发射机应答器等。
如上所述，根据本发明，能够将数据写到ID芯片中的存储电路仅一次。结果，能够防止伪造ID芯片的数据，并能够获得具有高安全性的用作ID芯片的半导体器件。另外，本发明能够提供一种用作ID芯片的半导体器件，该ID芯片能够在除了芯片制造时以外写入数据。
附图说明
图1是示出本发明半导体器件的结构的框图。
图2是示出常规半导体器件的结构的框图。
图3A和3B每个是示出常规半导体器件结构的框图。
图4是示出RF标签系统的示意图。
图5是示出EEPROM的电路图。
图6A和6B是示出EEPROM结构的图。
图7是示出利用热载流子退化的非易失性存储器的电路图。
图8A和8B是示出具有热载流子退化的元件结构的图。
图9是示出EEPROM结构的图。
图10A至10E是示出本发明天线的实施例的图。
图11A至11C是示出本发明天线的实施例的图。
图12A和12B是示出存储电路中存储的数据的例子的图。
图13是本发明逻辑电路的框图。
图14是本发明逻辑电路的框图。
图15是本发明的剖面图。
图16A和16B是示出本发明的制造步骤的剖面图。
图17A和17B是示出本发明的制造步骤的剖面图。
图18A至18H是示出本发明应用的图。
图19是示出本发明TFT的配置图。
图20是示出本发明的稳定电源电路的例子的图。
图21A和21B是示出本发明的保护层和半导体器件组合的图。
图22A至22E是示出本发明的制造步骤的剖面图。
图23A至23D是示出本发明的制造步骤的剖面图。
图24A和24B是示出本发明的制造步骤的剖面图。
图25是示出使用本发明的包的图。
图26A和26B是示出使用本发明的证明书的图。
图27是示出使用本发明的食品管理的图。
图28A和28B是示出使用本发明的分配管理的图。
图29是示出使用本发明的IC卡付款的图。
具体实施方式
虽然参考附图、借助实施例模式和实施例将描述本发明，但应理解，对于本领域技术人员来说各种改变和修改都是显而易见的。因此，除非这种改变和修改脱离了本发明的范围，否则它们应当构造为包括于其中。注意，在所有附图中，用相同的附图标记表示同一部分或具有相同功能的部分，且将不再详细说明。
描述了本发明的半导体器件。在图1中，用作ID芯片的半导体器件100包括天线电路101、整流电路102、稳定电源电路103、提升电源电路104、调制电路105、放大器106、逻辑电路107、放大器108、逻辑电路109、电平移动电路110、非易失性存储电路111、非易失性存储器控制电路112和解调电路113。天线电路101类似于如图3A所示的常规天线电路，整流电路102类似于图3B所示的常规整流电路。虽然在本实施例模式中天线电路101形成在半导体器件100之上，但本发明并不限于此，且天线电路101可外部连接到半导体器件100。
以下描述了这种ID芯片的工作情况。由整流电路102来整流通过天线电路101接收的AC信号以使其平滑。通过稳定电源电路103来稳定具有许多波纹的平滑电压，并将稳定的电压提供给提升电源电路104、放大器106、逻辑电路107、放大器108和逻辑电路109。
在将数据写入到非易失性存储电路111的情况下，通过提升电源电路104来提升稳定电源电路103的输出电压，并利用提升的电压将数据写到非易失性存储电路111。电荷泵电路等用作提升电源电路104，但本发明不限于此。用于驱动提升电源电路104的时钟信号可利用自天线电路101输入的AC信号产生，或可通过半导体器件100中提供的振荡电路产生。
自天线电路101输入的信号由逻辑电路109操作，然后输入到电平移动电路110。电平移动电路110在由提升电源电路104提升的电压下工作，并具有放大逻辑电路109的信号幅度的作用。逻辑电路109指定是否写到非易失性存储器控制电路112中、其地址等等。非易失性存储电路111依照非易失性存储器控制电路112和电平移动电路110的指令写入数据。
当询问器调用存储在非易失性存储电路111中的数据时，进行以下操作。通过整流电路102整流由天线电路101接收的AC信号以使其平滑。通过稳定电源电路103来稳定具有许多波纹的平滑电压，并将稳定的电压提供给提升电源电路104、放大器106、逻辑电路107、放大器108和逻辑电路109。另一方面，将由天线电路101接收到的AC信号经由放大器108输入到逻辑电路109，然后使其工作。由逻辑电路109的信号来控制非易失性存储器控制电路112，由此调用存储在非易失性存储电路111中的数据。随后，由逻辑电路107处理存储在非易失性存储电路111中的数据，且调制电路105依照其输出工作。依照标准如ISO 14443、ISO 15693和ISO 18000处理数据，但只要符合询问器也可以采用其它标准。
当调制电路105工作时，天线电路101的阻抗改变，其导致由天线电路101反射的询问器信号的改变。通过读取这些变化，询问器可以辨别在半导体器件100中的非易失性存储电路111中存储的数据。这种调制方法称作负载调制方法。
以下参考图5描述非易失性存储电路的工作情况.图5示出了其中使用EEPROM电路作为非易失性存储电路的例子.在图5中，为了简明示出了4位存储电路作为EEPROM电路，但本发明并不限于4位存储电路.图5中所示的EEPROM电路包括列译码器501、行译码器502、提升电源电路503、放大器504、P沟道存储器晶体管505至508、P沟道开关晶体管509至512、位线517和518、电源线519和520、字线513至516、输出布线525、存储器负载电阻526、输出端子527和电源1和2.电源1置于低电位，而电源2置于高电位.然而，在晶体管505至512为N沟道晶体管时，电源1置于高电位，而电源2置于低电位.在该实施例模式下，对于晶体管505至512使用了P沟道晶体管，且电源1为0V，而电源2为+3V，但本发明不限于此.晶体管505至508每个都具有浮栅，并通过电荷注入到浮栅中来存储数据.作为示例，以下描述了由晶体管505和509构成的存储单元500.
首先描述了写数据使得存储单元500输出高信号的情况。首先，行译码器502工作以激活字线515，由此使晶体管509和510导通。然后，列译码器501工作以使开关521导通，由此使位线517与输出布线525连接。此时，开关523断开，而开关524导通。当开关524导通时，输出布线525连接提升电源电路503，并在此施加以设置为-10V的高电压。该电压可以是依赖于存储元件的特性任意设置的。
随后，行译码器502工作以激活字线513。此时，将+20V的电压施加到字线513上。该电压可以是依赖于元件的容量任意设置的。由于晶体管509导通，所以将+3V、+20V和-10V的电压分别加到晶体管505的源极端、栅极端和漏极端上。利用施加有高电压的栅极端，电荷被注入到晶体管505的浮栅中，并使其阈值移动到正向侧。
在写入数据使得存储单元500输出低信号的情况下，行译码器502工作以激活字线515，由此使晶体管509和510导通。然后，列译码器501工作以使开关521导通，由此使位线517与输出布线525连接。此时，开关523断开，而开关524导通。当开关524导通时，输出布线525与提升电源电路503连接，并在此施加有设置为-10V的高电压。该电压可以是依赖于存储元件的特性任意设置的。随后，列译码器502工作以激活字线503。此时，将+3V的电压施加到字线513上。由于晶体管509导通，所以将+3V、+3V和-10V的电压分别施加到晶体管505的源极端、栅极端和漏极端上。利用未施加高电压的栅极端，电荷没有注入到晶体管505的浮栅，且保持了初始状态。
接下来描述读取数据的情况。在读取存储单元500的数据的情况下，行译码器502工作以激活字线515，由此使晶体管509和510导通。然后，列译码器501工作以使开关521导通，由此使位线517与输出布线525连接。而且，开关523导通，由此使输出布线525、存储器负载电阻526和放大器504彼此连接。此时，开关524断开。
行译码器502工作以激活字线513。此时，将字线513的电位设置为+3V。由于晶体管509导通，所以晶体管505的源极电位、栅极电位和漏极电位分别为+3V、+3V和+3V至0V。
在电荷注入到晶体管505的浮栅中的情况下，即使当满足VGS＝0时晶体管505也导通。因此，电流经由存储器负载电阻526流到晶体管505，由此使存储单元500输出高信号。
在电荷没有注入到晶体管505的浮栅中的情况下，当满足VGS＝0时晶体管505断开。因此，电流不会经由存储器负载电阻526流到晶体管505，由此存储单元500输出低信号。
现在描述只写入一次数据的实施例模式.在该实施例模式中，如图12B所示，将表示写状态的一位添加到通常需要存储电路的存储区(图12B中为16字节)上.该添加的一位存储表示是否执行写操作的数据.
参考图13描述了其工作情况。图13是示出逻辑电路109内部的框图。逻辑电路109包括译码电路1301、延迟电路1302、开关1303和易失性存储电路1304。在初始状态，图12B所示的写状态存储位表示其中不执行写操作的状态，其在此为低状态(也可以为高状态)。当信号自天线电路101输入并使稳定电源导通时，非易失性存储电路111将信号输出到逻辑电路109中的易失性存储电路1304中。易失性存储电路1304存储该信号。不专门限制易失性存储电路1304的电路结构，只要可以存储数据就行，且可以使用DRAM、SRAM、电阻等。
另一方面，自调制电路113输入的信号由译码电路1301译码，并经由延迟电路1302输入到开关1303。如上所述，当易失性存储电路1304的数据为低时，开关1303由易失性存储电路1304控制，并工作使得导通。在开关1303导通的情况下，信号输出到电平移动电路110，并经由电平移动电路110写到非易失性存储电路111中。当完成了写操作时，将高状态存储在图12B所示的写状态存储位中(在初始值为高的情况下，存储低状态)。在稳定电源导通并确定开关1303的状态之前，延迟电路1302防止数据穿过开关1303并被输出到电平移动电路110。在确定开关1303的状态前，除了延迟电路外的其它装置还可用于防止错误。
当在图12B所示的写状态存储位中存储高状态时，易失性存储电路1304工作使得断开开关1303。从而，只有第一次的数据可以穿过开关1303，因此向存储电路写入数据限于一次。
参考图14描述了只写入一次数据的实施例模式，其不同于图13中所示的模式。图14是示出逻辑电路109内部的框图。逻辑电路109包括译码电路1401、延迟电路1402、开关1403和EEPROM电路1404。将图12B所示的写状态存储位存储在EEPROM电路1401中。在初始状态，图12B所示的写状态存储位表示其中不执行写操作的状态，其在此为低状态(还可以为高状态)。当信号自天线电路101输入并使稳定电源导通时，数据经由解码电路1401、延迟电路1402和开关1403传输到电平移动电路110。在作为由电平移动电路110移动的电平后，表示写状态的数据被输送到EEPROM 1404中并被存储。
另一方面，自调制电路113输入的信号由解码电路1401解码，并经由延迟电路1402输入到开关1403。如上所述，当EEPROM电路1404的数据为低时，开关1403由EEPROM电路1404控制，并工作使得导通。在开关1403导通的情况下，信号输出到电平移动电路110，并经由电平移动电路110写到非易失性存储电路111中。当完成了写入时，使高状态存储在图12B所示的写状态存储位(EEPROM电路1404)中(在初始值为高的情况下，存储低状态)。在稳定电源导通和确定开关1403的状态之前，延迟电路1402防止数据穿过开关1403并被输出到电平移动电路110。在确定开关1403的状态前，除了延迟电路1302外的其它装置还可以用于防止错误。
当高状态存储在图12B所示的写状态存储位中时，EEPROM 1404工作使得断开开关1403。从而，只有第一次的数据能够穿过开关1404，因此将向存储电路写入数据限定为一次。
[实施例1]
图6A示出了使用薄膜晶体管的EEPROM元件的例子。在该元件中，晶体管601和602串联连接，且通过使用氮化膜、氧氮化硅膜和氧化膜中的一种或它们的叠层将基膜604形成在绝缘基片603上。在基膜604上形成岛状硅区605，且在此之上形成第一栅绝缘膜606和607。栅电极609是晶体管601的浮栅，且栅电极608是晶体管602的控制栅电极。第二栅绝缘膜610形成在栅电极608和609上，以形成晶体管611的控制栅电极。在此之上形成层间膜612，并形成源电极和漏电极613和614。可利用日本专利特开No.2001-298100中公开的方法制造这种EEPROM元件。
图6B示出了在电荷注入和未注入的情况下晶体管601的电流特性。存储状态可以由当满足VGS＝0时电流是否流动来确定。
[实施例2]
图7示出了非易失性存储电路的实施例，其不同于上述的实施例。图7所示的非易失性存储电路由于TFT的热载流子退化而起到存储器的作用，且在初始状态中，其用作标准TFT工作。该非易失性存储电路利用以下现象，即在进行写数据后，即使当将大于阈值的电压施加到栅电极上时，元件特性也会降低且电流几乎不流动。
以下参考图7描述了利用热载流子退化的非易失性存储电路的工作情况。在图7中，为了简明示出了4位存储电路作为非易失性存储电路，但本发明不限于4位存储电路。图7中的非易失性存储电路包括列译码器701、行译码器702、提升电源电路703、放大器704、N沟道晶体管705至708、字线709和710、位线711和712、电源线713和714、列开关715和716、开关717和718、输出布线719、负载电阻720、输出端子721和电源1和2。可使用恒流源来代替负载电阻720。
电源1设置高电位，而电源2设置低电位。然而，在晶体管705至708为P沟道晶体管的情况下，电源1设置低电位，而电源2设置高电位。在该实施例中，对于晶体管705至708使用了N沟道晶体管，电源1为+3V而电源2为0V，但本发明不限于此。作为示例，以下描述由晶体管705构成的存储单元700。
首先描述了写数据使得存储单元700输出高信号的情况。首先，行译码器702工作以激活字线709，由此使晶体管705和706导通。然后，列译码器701工作以导通列开关715，由此使位线711连接到输出布线719。此时，开关717断开，而开关718导通。当开关718导通时，输出布线719连接到提升电源电路703，并在此施加有设置为+20V的高电压。该电压可以依赖于存储元件的特性任意设置。
将0V、+3V和+20V的电压分别施加到晶体管705的源极端、栅极端和漏极端上。由于漏极端施加有高电压，所以电荷注入到晶体管705的栅绝缘膜中，从而引起热载流子退化，且电流在漏电压为低的情况下几乎不流动。
在写数据使得存储单元700输出低信号的情况下，行译码器702工作以激活字线709，由此使晶体管705和706导通。然后，列译码器701工作以使列开关715导通，由此位线711连接到输出布线719。此时，开关717导通，而开关718断开。当开关717导通时，输出布线719经由负载电阻720连接到电源1，并在此施加有设置为+3V的电源电压。该电压可以依赖于存储元件的特性任意设置。将0V、+3V和0V的电压分别施加到晶体管705的源极端、栅极端和漏极端上。由于栅极端和漏极端没有施加以高电压，所以电荷没有注入到晶体管705的栅绝缘膜中，并保持了初始状态。
接下来描述读取数据的情况。在读取存储单元700的数据的情况下，行译码器702工作以激活字线709，由此使晶体管705和706导通。然后，列译码器701工作以使列开关715导通，由此位线711与输出布线719连接。而且，开关717导通，由此输出布线719、负载电阻720和放大器704彼此连接。此时，开关718断开。
行译码器702工作以激活字线709。此时，字线709的电位设置为+3V。晶体管705的源极电位、栅极电位和漏极电位分别为+3V、+3V和0或+3V。
在电荷注入到晶体管705的栅绝缘膜中的情况下，即使当满足VGS＝+3V时电流在晶体管705中也几乎不流动。因此，电流没有经负载电阻720流到晶体管705，由此存储单元700输出高信号。
在电荷没有注入到晶体管705的栅绝缘膜中的情况下，当满足VGS＝+3V时晶体管705导通，且电流容易流到其中。因此，电流经负载电阻720流到晶体管705，由此存储单元700输出低信号。
图8A是热载流子退化的TFT的剖面图。基膜802形成在绝缘基片801上，且在此上形成TFT。希望TFT是N沟道晶体管。将电压施加在TFT的栅电极807和源电极804之间以及TFT的漏电极805和源电极804之间。特别地，当高电压施加到漏电极805上时，热电子产生并注入到栅绝缘膜806的漏极侧。由于热载流子是负电荷，所以将正电荷拉到沟道区803和栅绝缘膜806的边界。在沟道区803漏极侧的正电荷易于防止漏极电流流动。
图8B示出了在引起热载流子退化和未引起热载流子退化情况下TFT的漏极电流。如图8B所示，即使当供给相同电流时热载流子退化的TFT的VDS也会改变。利用该现象可以进行存储操作。
[实施例3]
图9示出的是通过使用外部的高电压电源903代替通过整流、稳定和提升来自天线的输入信号而产生高电压，从而使电荷注入到浮栅中的情况下的例子。在图9中，电荷注入到如图5所示的浮栅中，但电荷可注入到如图7所示的栅绝缘膜中。这种外部的高电压电源903适合于在芯片测试时写数据。通常，LSI测试装置配备有高电压电源，通过该高电压电源可以写数据。当完成了芯片的电测试时，外部的高电压电源903通过测试探针连接至焊盘从而写数据。以下描述其工作情况。
参考图9描述了非易失性存储电路的工作情况。将电压设置为类似于实施例模式中所示的电压，除了外部的高电压电源903的电压外。作为示例，以下描述了由晶体管905和909构成的存储单元900。
首先描述了写数据使得存储单元900输出高信号的情况。首先，行译码器902工作以激活字线915，由此使晶体管909和910导通。然后，列译码器901工作以使开关921导通，由此使位线917连接至输出布线925。此时，开关923断开，而开关924导通。当开关924导通时，输出布线925连接至外部的高电压电源903，并在此施加以设置为-10V的高电压。该电压可以是依赖于存储元件的特性任意设置的。
随后，行译码器902工作以激活字线913。此时，+20V的电压施加到字线913。该电压可以依赖于元件的容量任意设置。由于晶体管909导通，所以将+3V、+20V和-10V的电压分别施加到晶体管905的源极端、栅极端和漏极端上。利用施加有高电压的栅极端，电荷被注入到晶体管905的浮栅中，且其阈值移动到正侧。
在写数据使得存储单元900输出低信号的情况下，行译码器902工作以激活字线915，由此使晶体管909和910导通。然后，列译码器901工作以使开关921导通，由此使位线917连接到输出布线925。此时，开关923断开，而开关924导通。当开关924导通时，输出布线925连接到外部的高电压电源903，并在此施加以设置为-10V的高电压。该电压可以依赖于存储元件的特性任意设置。随后，行译码器902工作以激活字线913。此时，将+3V的电压施加到字线913上。由于晶体管919导通，所以将+3V、+3V和-10V的电压分别施加到晶体管905的源极端、栅极端和漏极端上。利用未施加高电压的栅极端，电荷没有注入到晶体管905的浮栅中，且保持了初始状态。
当完成了写数据时，不再使用外部的高电压电源，因此其与半导体器件断开连接。
接下来描述读取数据的情况。在读取存储单元900的数据的情况下，行译码器902工作以激活字线915，由此使晶体管909和910导通。然后，列译码器901工作以使开关921导通，由此使位线917连接到输出布线925。而且，开关923导通，由此使输出布线925、电阻926和放大器904彼此连接。此时，开关924断开。
行译码器902工作以激活字线913。此时，将字线913的电位设置为+3V。由于晶体管909导通，所以使晶体管905的源极电位、栅极电位和漏极电位分别为+3V、+3V和+3V至0V。
在电荷注入到晶体管905的浮栅中的情况下，即使当满足VGS＝0时晶体管905也导通。因此，电流经由电阻926流到晶体管925，由此使存储单元900输出高信号。
在电荷没有注入到晶体管905的浮栅中的情况下，当满足VGS＝0时晶体管905关断。因此，电流不会经由电阻926流到晶体管925，由此使存储单元900输出低信号。
[实施例4]
参考图20描述了稳定电源电路的例子。稳定电源电路由参考电压电路和缓冲放大器构成。参考电压电路包括电阻2201和连接成二极管的晶体管2202和2203，并产生了晶体管的两个VGS的参考电压。该缓冲放大器包括由晶体管2205和2206构成的差分电路、由晶体管2207和2208构成的电流镜电路、和由电流源电阻2204、晶体管2209和电阻2210构成的共源放大器。
当自输出端子提供大电流时，小电流流到晶体管2209。同时，当自输出端子提供小电流时，大电流流到晶体管2209。即，将基本恒定的电流供给电阻2210。输出端子的电位与参考电压电路的电位基本相同。虽然在本实施例中稳定电源电路由参考电压电路和缓冲放大器构成，但没有必要以前述形式构成本发明使用的稳定电源电路，并可采用其它结构。
[实施例5]
参考图15描述了在绝缘基片上同时制造TFT的方法，其用于存储元件和逻辑电路部分，诸如实施例模式所示的译码器。注意，在该实施例中，选取了具有浮栅的N沟道存储元件、N沟道TFT和P沟道TFT作为存储部分和逻辑电路部分中包括的半导体元件的例子，但半导体元件不限于本发明中的这些。另外，这里示出的在绝缘基片上的制造方法仅是实例，且本发明并不限于此。
首先，利用诸如氧化硅膜、氮化硅膜和氧氮化硅膜的绝缘膜，在由玻璃等形成的基片3000上形成基膜3001和3002。例如，形成10至200nm厚的氧氮化硅膜作为基膜3001，且在其上形成50至200nm厚的氢化氧氮化硅膜作为基膜3002。
半导体层3003至3005由结晶半导体膜形成，该结晶半导体膜是通过公知的激光结晶方法或热结晶方法将非晶半导体膜结晶来获得的。半导体层3003至3005每层都具有25至80nm的厚度。不专门限定结晶半导体膜的材料，但优选使用硅或硅锗(SiGe)合金。
此时，为了拉电荷，可进行在用作存储元件的TFT的半导体层3003的源区侧或漏区侧处形成交叠区的处理。
随后，形成栅绝缘膜3006，以便覆盖半导体层3003至3005。栅绝缘膜3006通过等离子体CVD或溅射由含硅的绝缘膜形成，以便具有10至80nm的厚度。尤其在OTP非易失性存储器中，其中由于热载流子注入引起的写入和电荷存储是必要的，为了抑制隧道电流优选将栅绝缘膜形成为具有40至80nm的厚度。
第一导电层3007至3009形成在栅绝缘膜3006上，接着将其通过蚀刻来移除，除了将作为标准TFT的栅电极和浮栅电极的区域中的以外。
通过等离子体CVD或溅射形成第二栅绝缘膜3010。第二栅绝缘膜3010由含硅的绝缘膜形成，以便具有10至80nm的厚度。通过蚀刻来移除除了其中形成存储元件的区域以外的第二栅绝缘膜3010。
形成了第二导电层3011至3013。然后，一次蚀刻第一导电层3007、第二栅绝缘膜3010和第二导电层3011的叠层(存储元件)、第一导电层3008和第二导电层3012的叠层(标准TFT)、及第一导电层3009和第二导电层3013的叠层(标准TFT)，以形成存储元件的浮栅电极和控制栅电极及标准TFT的栅电极。
在该实施例中，第一导电层3007至3009每层都由TaN形成为50至100nm的厚度，而第二导电层3011至3013每层都由W形成为100至300nm的厚度。然而，并不专门限定导电层的材料，且每层可以由选自Ta、W、Ti、Mo、Al和Cu的元素、或主要含上述元素的合金或化合物形成。
将提供N型电导率的元素掺杂到用于存储元件的TFT，由此形成第一杂质区3014和3015。然后，将提供P型电导率的元素掺杂到用于逻辑电路部分的P沟道TFT，由此形成第二杂质区3016和3017。随后，将提供N型电导率的元素掺杂到用于逻辑电路部分的N沟道TFT，由此形成将成为LDD区的第三杂质区3018和3019。然后，形成侧壁3020和3021，且将提供N型电导率的元素掺杂到用于逻辑电路部分的N沟道TFT，由此形成第四杂质区3022和3023。可通过离子掺杂或离子注入进行这种掺杂步骤。通过这些步骤，在每个岛状半导体层中形成杂质区。
将添加到每个岛状半导体层的杂质元素激活。通过利用退火炉的热退火进行该步骤。可选地，可采用激光退火或快速热退火(RTA)。而且，通过在含3至100％的氢气的气氛下、在300至450℃的温度下进行热处理1至12小时，使岛状半导体层氢化。代替地可进行等离子体氢化(利用由等离子体激发的氢)。
第一层间绝缘膜3024由氧氮化硅膜形成。将第一层间绝缘膜3024的厚度设置为约10至80nm，类似于栅绝缘膜的厚度。然后，第二层间绝缘膜3025由有机绝缘材料形成，如丙烯酸。代替有机绝缘材料，还可以使用无机材料作为第二层间绝缘膜3025。作为无机材料，如无机SiO2，使用了通过等离子体CVD(PCVD-SiO2)、SOG(玻璃上旋涂；氧化硅镀膜)等获得的SiO2。在形成两个层间绝缘膜后，进行蚀刻步骤用于形成接触孔。
在存储部分中，形成了连接至岛状半导体层的源区和漏区的电极3026和3027.类似地在逻辑电路部分，形成了电极3028至3030.
以这种方式，可以在同一基片上形成存储部分和逻辑电路部分，该存储部分包括具有浮栅的N沟道存储元件，该逻辑电路部分包括具有LDD结构的N沟道TFT和具有单漏极结构的P沟道TFT(参见图15)。
在该实施例中，参考图16A和16B及图17A和17B描述了制造存储部分和逻辑电路部分及将它们转移到柔性基片上的方法。注意在该实施例中，选取了具有浮栅的N沟道存储元件、N沟道TFT和P沟道TFT作为在存储部分和逻辑电路部分中包括的半导体元件的例子，但半导体元件并不限于本发明中的这些。另外，这里示出的在绝缘基片上的制造方法仅是示例，且本发明不限于此。
在基片3000上形成剥离层4000。可利用主要含硅的膜，诸如非晶硅、多晶硅、单晶硅和微晶硅(包括半非晶硅)，通过溅射、等离子体CVD等形成剥离层4000。在该实施例中，通过溅射形成约500nm厚的非晶硅膜以用作剥离层4000。然后，通过上述实施例中描述的制造步骤形成如图15所示的存储部分和逻辑电路部分。
随后，在第二层间绝缘膜3025上形成第三层间绝缘膜4001，且焊盘4002至4005由选自Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中的一种或多种金属或含上述的金属化合物的导电材料形成。
在第三层间绝缘膜4001上形成保护层4006，使得覆盖焊盘4002至4005。当通过蚀刻移除剥离层4000时，保护层4006由能够保护焊盘4002至4005的材料形成。例如，可通过在整个表面上涂覆可溶于水或酒精的环氧树脂基树脂、丙烯酸盐基树脂或硅基树脂来形成保护层4006(图16A)。
形成用于分离剥离层4000的沟槽4007(图16B)。通过蚀刻、切割、划片等形成沟槽4007使得暴露出剥离层4000。
通过蚀刻移除剥离层4000(图17A)。在该实施例中，使用卤化氟作为蚀刻气体并将其引入沟槽4007中。例如，在350℃的温度下、以300sccm的流速和6Torr的压强，利用CIF3(三氟化氯)进行蚀刻达三个小时。可选地，还可使用混合有氮的CIF3气体。可以通过利用卤化氟诸如CIF3选择性蚀刻剥离层4000，由此能够剥离基片3000。注意，卤化氟可以是气体或液体。
用粘接剂4008将剥离的存储部分和逻辑电路部分贴附到支撑基底4009上(图17B)。粘接剂4008由能够将支撑基底4009贴附到基膜3001的材料形成。例如，粘接剂4008可由各种可固化粘接剂，诸如反应性可固化粘接剂、热可固化粘接剂和诸如紫外线可固化粘接剂的光可固化粘接剂和厌氧性粘接剂形成。
对于支撑基底4009，可以使用柔性有机材料，诸如纸和塑料。可选地，支撑基底4009可由柔性无机材料形成。希望支撑基底4009具有约2至30W/mK的高热导率，以使集成电路中产生的热耗散。
从基片3000剥离存储部分和逻辑电路部分中的集成电路的方法不限于利用本实施例中所示的蚀刻硅膜的方法，且可采用其它各种方法。例如，存在一种其中在耐热基片和集成电路之间形成金属氧化膜、并通过结晶削弱金属氧化膜以剥离集成电路的方法；一种其中通过激光照射破坏剥离层以从基片剥离集成电路的方法；和一种其中机械地移除其上形成集成电路的基片、或通过利用溶液或气体蚀刻以便从基片剥离集成电路的方法。
在使物体表面弯曲和由此使贴附到弯曲表面的ID芯片的支撑基底弯曲，从而使得沿着如锥形表面和柱形表面的母线具有弯曲表面的情况下，优选使母线方向与TFT载流子的移动方向相同。根据上述结构，能够抑制当支撑基底弯曲时对TFT特性的影响。而且，通过将由薄膜集成电路中的岛状半导体膜所占用区域的比率设定为1至30％，还能够抑制当支撑基底弯曲时对TFT特性的影响。可以结合上述实施例模式和其它实施例来实现本实施例。
[实施例6]
参考图21A和21B描述了通过剥离工艺形成柔性ID标签的情况。通过柔性保护层2301和2303构成ID标签，且通过剥离工艺形成ID芯片2302。在该实施例中，天线2304没有形成在ID芯片2302上，而是形成在柔性保护层2303上，并与ID芯片2302电连接。虽然天线2304只形成在柔性保护层2303上，但它还可以形成在柔性保护层2301上。希望天线2304由银、铜或镀有银、铜的金属形成。虽然使用各向异性导电膜通过UV处理使天线2304与ID芯片2302连接，但连接方法并不限于此。
图21B是图21A的剖面图。ID芯片2302具有5μm的厚度或更薄，且优选0.1至3μm的厚度。希望设定柔性保护层2301和2303的厚度，使其总厚度d为(d/2)±30μm，更优选(d/2)±10μm。希望柔性保护层2301和2303每层都具有10至200μm的厚度。ID芯片2302的面积为5mm2或更小，优选0.3至4mm2。
由有机树脂材料形成的柔性保护层2301和2303具有抗弯曲的结构。与单晶半导体相比，由剥离工艺形成的ID芯片2302自身抗弯曲，因此它能够坚固地贴附到柔性保护层2301和2303上。夹在柔性保护层2301和2303之间的这种ID芯片还可以设置在物体的表面或内部，或装配在一张纸的内部。
[实施例7]
参考图19描述了ID芯片贴附到弯曲表面的情况，即与由ID芯片拉长的弧垂直而设置TFT。图19中ID芯片中包括的TFT具有线性电流方向，即TFT的漏电极、栅电极和源电极与由ID芯片拉长的弧垂直而设置，由此使更小的应力施加于此。这种布置能够使TFT的特性变化得到抑制。TFT的晶向与电流方向相同。通过使用CWLC等，可以将S值设定为0.35V/dec或更小(优选0.09至0.25V/dec)，并将迁移率设定为100cm2/Vs或更大。
由这种TFT构成的19级环振荡器具有1MHz或以上的振荡频率，且在3至5V的电源电压下优选100MHz或以上。反相器每级的延迟时间为26ns，且在2至5V的电源电压下优选为0.26ns或更小。
为了防止有源元件如TFT受到由于应力产生的损伤，希望将由有源元件如TFT的有源区(硅岛状部分)占用的区域的比率设定为5至50％。
其中没有提供有源元件如TFT的区域主要包括基膜绝缘材料、层间绝缘材料和布线材料。希望将除了TFT有源区外的区域设定为60％或更多。
TFT有源区的厚度为20至200nm，典型的为40至170nm，优选45至55nm或145至155nm。
[实施例8]
在该实施例中，参考图10A至10E和图11A至11C描述了利用本发明将天线外部地贴附到电路的例子。
图10A示出了由天线环绕的电路。天线1001形成在基片1000上，且将利用本发明的电路1002连接于此。在图10A中，电路1002的外围用天线1001覆盖，但基片的整个表面可以用天线1001覆盖，且包括电极的电路1002可贴附于其上。
在图10B中，设置薄天线使其环绕电路。天线1004形成在基片1003上，且将利用本发明的电路1005连接于此。注意，天线布线只是示例，且本发明不限于此。
图10C示出了RF天线。天线1007形成在基片1006上，且将利用本发明的电路1008连接于此。
图10D示出了180°全方向的天线(能够从任意方向接收无线电波)。天线1010形成在基片1009上，且将利用本发明的电路1011连接于此。
图10E示出了形成为棒状的天线。天线1013形成在基片1012上，且将利用本发明的电路1014连接于此。
可以用公知的方法将利用本发明的电路连接到这种天线。例如，可通过引线接合或凸块接合连接电路和天线。可选地，可使用作为芯片形成的电路表面作为电极贴附到天线上。在后一方法中，可以利用ACF(各向异性导电膜)将电路贴附到天线上。
天线的适当长度依赖于用于接收所使用的频率而不同。一般，优选天线与频率的整数部分(integer fraction)一样长。例如，在频率为2.45GHz的情况下，优选天线约为60mm(1/2波长)或约30mm(1/4波长)。
而且，能够将另一个基片贴附到本发明的电路上，并在其上形成天线。图11A至11C示出了电路的俯视图和剖面图，在电路上贴附了基片并在其上提供了螺旋形天线。
注意，本实施例中示出的天线仅是实例，且天线的形状并不限于此。可以用任意形式的天线实现本发明。可以结合实施例模式和实施例1至7实现本实施例。
[实施例9]
在该实施例中，参考图22A至22E、图23F至23I及图24A和24B详细描述了包括TFT的薄膜集成电路器件的制造方法。为了简明，在此通过示出利用N沟道TFT和P沟道TFT的CPU和存储部分的剖面结构来描述制造方法。
首先，在基片60上形成剥离层61(图22A)。这里，通过低压CVD在玻璃基片(例如，1737基片、Corning公司的产品)上由a-Si膜(非晶硅膜)形成剥离层61具有50nm的厚度。至于基片60，可采用石英基片、由绝缘材料诸如氧化铝制成的基片、硅晶片基片、在随后步骤中对处理温度具有足够耐热性的塑料基片等以及玻璃基片。
剥离层61优选由主要含硅的膜，诸如多晶硅、单晶硅、SAS(还称作微晶硅的半非晶硅)以及非晶硅形成，但本发明并不限于这些。剥离层61可通过等离子体CVD或溅射以及低压CVD形成。另外，也可采用掺杂了杂质诸如磷的膜。虽然希望剥离层61的厚度为50至60nm，但在采用SAS的情况下可以为30至50nm。
接下来，在剥离层61上形成保护层55(还称作基膜或基绝缘膜)(图22A)。这里，由100nm厚的SiON膜、50nm厚的SiNO膜和100nm厚的SiON膜三层构造保护层55，但各层的材料、厚度和层数不限于此。例如，代替在底层上的SiON膜，可通过旋涂、窄缝涂覆(slitcoating)、微滴释放等形成0.5至3μm厚的耐热树脂，如硅氧烷。可选地，可采用氮化硅膜(SiN、Si3N4等)。各层的各自厚度优选为0.05至3μm，且可以在所需的该范围内选择。
这里，氧化硅膜可以通过热CVD、等离子体CVD、大气压CVD、偏压ECRCVD等，使用混合气体如SiH4/O2和TEOS(四乙氧基硅烷)/O2的混合气体形成。氮化硅膜通常可以通过等离子体CVD、利用SiH4/NH3的混合气体形成。SiON膜或SiNO膜通常可以通过等离子体CVD、利用SiH4/N2O的混合气体形成。
注意，在使用主要含硅如a-Si的材料用于剥离层61和岛状半导体膜57的情况下，考虑到粘附性，可以由SiOxNy形成与它们接触的保护层55。
随后，在保护层55上形成薄膜晶体管(TFT)，用于构成由薄膜集成电路器件的CPU和存储器。注意，可形成诸如有机TFT和薄膜二极管的其它薄膜有源元件和TFT。
对于形成TFT，首先在保护层55上形成岛状半导体膜57(图22B)。该岛状半导体膜57由主要含硅、硅锗(SiGe)等的非晶半导体、结晶半导体或半非晶半导体形成。
这里，形成了70nm厚的非晶硅膜，并用含镍的溶液对其表面进行处理。在500至750℃的温度下进行热结晶，以便获得结晶硅半导体膜。然后，通过激光结晶改善其结晶度。注意，该膜可以通过等离子体CVD、溅射、LPCVD等形成。至于其结晶方法，可采用激光结晶、热结晶、或利用催化剂(Fe、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au等)的热结晶，或可选地可进行这种方法多次。
另外，可通过连续波激光使具有非晶结构的半导体膜结晶。结晶时为了获得大晶粒尺寸的晶体，可使用能够连续波的固态激光器，且优选应用基波的二次至四次谐波(在该情况下的结晶称作CWLC)。
通常，应用Nd:YVO4激光器(基波：1064nm)的二次谐波(532nm)或三次谐波(355nm)。当使用连续波激光器时，通过非线性光学元件将从输出为10W的连续波YVO4激光器发出的激光转换成谐波。另外，存在通过在谐振器中放置YVO4晶体或GdVO4晶体和非线性光学元件用于发射谐波的方法。然后，优选在以光学系统照射物体的照射表面处使激光形成为矩形形状或椭圆形形状。在该情况下，需要约0.01至100MW/cm2(优选0.1至10MW/cm2)的能量密度。然后，优选半导体膜用激光照射，同时相对于激光以约10至2000cm/sec的速度移动。
在使用脉冲激光的情况下，通常使用具有从几十至几百Hz的频带的脉冲激光，但还可以使用具有10MHz或更高的极高振荡频率的脉冲激光(在该情况下的结晶称作MHzLC)。据说，在用脉冲激光照射半导体膜后，用几十至几百nesc来完全地固化半导体膜。当脉冲激光具有10MHz或以上的振荡频率时，在半导体膜通过前一激光熔融后而固化前，能够照射下一次脉冲激光。因此，与常规脉冲激光的情况不同，固相和液相之间的界面可以在半导体膜中连续移动，因此可以形成具有沿着扫描方向连续生长的晶粒的半导体膜。具体地，能够形成每个晶粒在扫描方向都具有10至30μm宽度、和与扫描方向垂直的方向上约1至5μm宽度的聚集体。通过形成这种沿着扫描方向延伸的单个晶粒，可以形成至少在TFT沟道方向上具有少数晶界的半导体膜。
注意，当保护层55部分由耐热有机树脂的硅氧烷形成时，在上述结晶时能够防止从半导体膜的热漏泄，由此能够有效地进行结晶。
通过上述步骤获得了结晶硅半导体膜.优选其晶体与源极、沟道和漏极方向的相同方向对准.其结晶层的厚度优选为20至200nm(典型地为40至170nm，更优选为50至150nm).随后，在半导体膜上形成金属催化剂除气的非晶硅膜，氧化膜介于其间，且在500至750℃的温度下进行热处理用于除气.而且，为了控制TFT元件的阈值，以1013/cm2的剂量将硼离子注入到结晶硅半导体膜中。然后，用抗蚀剂作为掩模进行蚀刻以形成岛状半导体膜57。
注意，还可直接通过LPCVD(低压CVD)利用乙硅烷(SiH6)和氟化锗(GeF4)的源气体，通过形成多晶半导体膜来获得结晶半导体膜。气体的流速诸如为SiH6/GeF4＝20/0.9，形成膜的温度为400至500，且使用He或Ar作为运载气体，但本发明不限于这些。
注意TFT，特别地优选其沟道区添加有1×1019至1×1022cm-3的氢或卤素，更优选1×1019至5×1020cm-3。在SAS的情况下，优选添加1×1019至2×1021cm-3的氢或卤素。在任一情况下，希望氢或卤素的量比用于I C芯片的单晶中包含的量更大。从而，通过氢或卤素能够结束在TFT部分处可能产生的局部裂缝。
然后，在岛状半导体膜57上形成栅绝缘膜58(图22B)。栅绝缘膜58优选通过薄膜形成方法如等离子体CVD和溅射，由含氮化硅、氧化硅、氮氧化硅或氧氮化硅的单层或叠层的膜形成。在叠层的情况下，例如可采用三层结构，其中以氧化硅膜、氮化硅膜和氧化硅膜的这种顺序层叠在基片上。
随后，形成了栅电极56(图22C)。在该实施例中，通过溅射来层叠Si或W(钨)，并用抗蚀剂62作为掩模蚀刻以形成栅电极56。不必说，栅电极56的材料、结构和形成方法不限于这些，且可适当地选择。例如，可采用掺杂N型杂质的Si和NiSi(硅化镍)的层叠结构、或TaN(氮化钽)和W(钨)的层叠结构。可选地，栅电极56可由采用上述导电材料的单层形成。
可使用SiOx等的掩模来代替抗蚀剂掩模。在该情况下，另外需要掩模如SiOx和SiON(称为硬掩模)的构图步骤，同时与利用抗蚀剂掩模的情况相比在蚀刻时较少地减少了掩模的膜，由此栅电极层可以形成所希望的宽度。可选地，栅电极56可通过微滴释放选择性地形成，而不使用抗蚀剂62。
至于导电材料，可根据导电膜的功能选择各种材料。另外，当栅电极和天线同时形成时，考虑到它们的功能可选择材料。
作为蚀刻栅电极的蚀刻气体，这里采用了CF4、Cl2和02的混合气体或Cl2气体，但本发明不限于此。
随后，形成抗蚀剂63使其覆盖将成为P沟道TFT 70和72的部分。用栅电极作掩模，以低的浓度将N型杂质元素64(通常为P(磷)或As(砷))掺杂到N沟道TFT 69和71的岛状半导体膜(图22D，第一掺杂步骤)。在剂量为1×1013至6×1013cm2和加速电压为50至70keV的这种条件下进行第一掺杂步骤，但本发明不限于这些。在第一掺杂步骤中，穿过栅绝缘膜58进行穿通掺杂(through doping)以形成一对低浓度的掺杂区65。注意，可将第一掺杂步骤应用于整个表面，而不覆盖P沟道TFT区。
通过灰化等移除抗蚀剂63后，形成另一抗蚀剂66使其覆盖N沟道TFT区。用栅电极作掩模，以高的浓度将P型杂质元素67(通常为B(硼))掺杂到P沟道TFT 70和72的岛状半导体膜(图22E，第二掺杂步骤)。在剂量为1×1016至3×1016cm2和加速电压为20至40keV的这种条件下进行第二掺杂步骤，但本发明不限于这些。在第二掺杂步骤中，穿过栅绝缘膜58进行穿通掺杂，以形成一对P型高浓度杂质区68。
通过灰化等移除抗蚀剂66后，在基片的整个表面上形成绝缘膜75(图23A).在该实施例中，通过等离子体CVD形成100nm厚的SiO2膜。然后，通过回蚀刻移除绝缘膜75和栅绝缘膜58，从而以自对准的方式形成侧壁76(图23B)。作为蚀刻气体，采用CHF3和He的混合气体。注意，侧壁的形成步骤不限于此。
注意，在形成绝缘膜75时也在基片的相对表面上形成绝缘膜的情况下，通过蚀刻移除相对表面上的绝缘膜(相对表面处理)。
侧壁76的形成方法不限于上述方法。例如，还可采用图24A和24B中所示的方法。图24A示出了具有两层或多层结构的绝缘膜75。例如，绝缘膜75具有100nm厚的SiON(氧氮化硅)膜和200nm厚的LTO(低温氧化物)膜的两层结构。在该实施例中，通过等离子体CVD形成SiON膜，且通过低压CVD形成SiO2膜来获得LTO膜。然后，进行回蚀刻，由此形成具有弧形和L形的侧壁76。
图24B示出了进行蚀刻以便通过回蚀刻不移除栅绝缘膜58的情况。在该情况下，绝缘膜75可以由单层或叠层形成。
当在随后的步骤以高浓度掺杂N型杂质时侧壁76用作掩模，以在侧壁76下面形成低浓度杂质区或未掺杂的偏移区。在上述形成侧壁的任一方法中，可根据要形成的低浓度杂质区或偏移区的宽度改变回蚀刻的条件。
随后，形成另一抗蚀剂77，以便覆盖P沟道TFT区。用栅电极56和侧壁76作掩模，以高的浓度掺杂N型杂质元素78(通常为P或As)(图23，第三掺杂步骤)。在剂量为1×1013至5×1015cm2和加速电压为60至100keV的这种条件下进行第三掺杂步骤。在第三掺杂步骤中，穿过栅绝缘膜58进行穿通掺杂，以形成一对N型高浓度杂质区79。
通过灰化等移除抗蚀剂77后，可对杂质区进行热激活。例如，形成50nm厚的SiON膜，然后在氮气气氛下、在550℃的温度下进行热处理4小时。可选地，还能够形成100nm厚的含氢的SiNx膜，并在氮气气氛下、在410℃的温度下进行热处理1小时。根据此情况，能够改善结晶半导体膜中的缺陷。该步骤还能够终止结晶硅中的悬挂键并称为氢化处理步骤等。然后，形成600nm厚的SiON膜，作为盖帽绝缘膜用于保护TFT。注意，可在该SiON膜的形成之后进行上述的氢化处理步骤。在该情况下，可连续地形成SiNx膜和SiON膜。以这种方式，在TFT上绝缘膜由SiON、SiNx和SiON的三层形成，但结构和材料不限于这些。注意，优选形成这种绝缘膜，因为其还具有保护TFT的功能。
随后，在TFT上形成层间膜53(图23D)。对于层间膜53，可采用耐热的有机树脂，如聚酰亚胺、丙烯酸、聚酰胺和硅氧烷。可通过旋涂、浸渍、喷涂、微滴释放(喷墨印刷、丝网印刷、胶版印刷等)、计量刀、辊涂机、幕涂机、刮刀涂布机等形成层间膜53。可选地，可采用无机材料，诸如氧化硅、氮化硅、氧氮化硅、PSG(磷硅酸盐玻璃)、BPSG(磷硅酸硼玻璃)和氧化铝的膜。注意，还可层叠这些绝缘膜以形成层间膜53。
可在层间膜53上形成保护层54。至于保护层54，可采用含碳的膜，如DLC(类金刚石碳)和氮化碳(CN)、氧化硅膜、氮化硅膜、氮氧化硅膜等。可通过等离子体CVD、大气压等离子体等形成保护层54。可选地，可采用光敏或非光敏有机材料，如聚酰亚胺、丙烯酸、聚酰胺、抗蚀剂和苯并环丁烯，或耐热的有机树脂，如硅氧烷。
注意，为了防止这些膜由于层间膜53或保护层54和之后形成的布线的导电材料等之间的热膨胀系数不同产生的应力所导致的分离或裂开，可将填充物混合到层间膜53或保护层54中。
然后，形成抗蚀剂并进行蚀刻以形成接触孔，使得形成将TFT彼此连接的布线51以及连接到外部天线的连接布线21(图23D)。至于形成接触孔的蚀刻气体，采用了CHF3和He的混合气体，但本发明不限于此。另外，布线51和连接布线21可由相同的材料同时形成，或可分别形成。在该实施例中，连接到TFT的布线51具有由Ti、TiN、Al-Si、Ti和TiN的五层结构，该五层结构通过溅射和构图形成。
通过将Si混合到Al层中，当对布线进行构图时就能够防止在抗蚀剂烘焙时产生隆起。代替Si，可混合约0.5％的Cu。另外，通过在Ti和TiN之间夹入Al-Si层，可以进一步改善抗隆起。在构图时，优选采用上述SiON等的硬掩模。注意，这些布线的材料和形成方法不限于这些，且还可采用形成栅电极的上述材料。
在该实施例中，整体地形成了用于形成CPU 73、存储器74等的TFT区和连接天线的端子部分80。还可以将该实施例应用到整体地形成TFT区和天线的情况。在这种情况下，优选在层间膜53或保护层54上形成天线，并用另一保护层覆盖。至于天线的导电材料，可采用Ag、Au、Al、Cu、Zn、Sn、Ni、Cr、Fe、Co、Ti或包含它们的合金，但本发明不限于这些。布线和天线可由彼此不同的材料形成。注意，优选布线和天线由具有高延展性和可锻性的金属材料形成，更优选其各自的厚度增加以便耐受由于变形引起的应力。
至于形成方法，可通过溅射并用抗蚀剂掩模构图而在整个表面上形成膜，或可通过微滴释放从喷嘴选择性地形成。这里，微滴释放包括胶版印刷、丝网印刷等以及喷墨印刷。布线和天线可同时形成，或分别地形成，以便首先形成它们中一个，然后在其上形成另一个。
通过上述步骤，完成了由TFT构成的薄膜集成电路器件。在该实施例中，采用了顶栅结构，但还可以采用底栅结构(反转交错的结构)。在没有形成薄膜有源元件如TFT的区域中，主要提供了基绝缘膜材料、层间绝缘膜材料和布线材料。优选它们占据50％或以上，优选整个薄膜集成电路器件的70至95％。根据此情况，可容易地使IC芯片弯曲，由此能够容易地处理它的成品，如ID标签。在该情况下，优选包括TFT部分的有源元件的岛状半导体区(岛)占1至30％，优选占整个薄膜集成电路器件的5至15％。
另外，如图23I所示，优选控制薄膜集成电路器件中保护层或层间膜的厚度，使得TFT的半导体层和下保护层之间的距离(t下)与半导体层和上层间膜(或保护层，如果形成的话)之间距离(t上)相同或基本相同。以这种方式，通过在薄膜集成电路器件的中间设置半导体层，能够减轻对半导体层所施加的应力，由此能够防止裂缝产生。
[实施例10]
可以将本发明的半导体器件应用到IC卡、IC标签、RFID、发射机应答器、帐单、证券、护照、电子设备、包和衣服。在该实施例中，参考图18A至18H描述了IC卡、ID标签和ID芯片的应用。
图18A示出了可以用于个人识别的IC卡，以及通过利用IC卡中结合的可重写存储电路允许无现金支付的信用卡或电子货币。在IC卡2000中结合了电路部分2001。
图18B示出了由于能够被小型化而可以用于个人识别以及对特定区域的访问控制的ID标签。在ID标签2010中结合了电路部分2011。
图18C示出了贴附了ID芯片2022的产品2020的例子，ID芯片2022用于零售店如超市中的商品管理.将本发明应用到ID芯片2022中的电路.通过以这种方式利用ID芯片，能够简化库存管理并能够防止商品失窃等.虽然在图中使用了用作粘接剂的保护膜2021来防止ID芯片2022被剥离，但可用粘接剂将ID芯片2022直接贴附到产品2022上.而且，考虑到ID芯片2022贴附到产品2020的结构，ID芯片2022优选通过利用实施例2中描述的柔性基片形成.
图18D示出了在其制造的产品中结合用于标识的ID芯片的例子。在图中，作为示例，在显示器的外壳2030中结合了ID芯片2031。将本发明应用到ID芯片2031中的电路。这种结构便于制造的标识、产品的分配管理等。虽然在图中作为示例示出了显示器的外壳，但本发明不限于此且可以应用到各种电子设备和产品。
图18E示出了用于输送物体的货运标签。在图中，在货运标签2040中结合了ID芯片2041。将本发明应用到ID芯片2041中的电路。这种结构便于发送目的地的选择、商品的分配管理等。注意，形成货运标签使其贴附到系住物体的线上，但本发明不限于此。可选地，可用密封件等将货运标签直接贴附到物体上。
图18F示出了书2050中结合的ID芯片2052。将本发明应用到ID芯片2052中的电路。这种结构便于书店的分配管理、图书馆的租赁处理等。虽然在图中使用了还用作粘接剂的保护膜2051来防止ID芯片2052被剥离，但可用粘接剂将ID芯片2052直接贴附到书2050上或装配在书2050的封面内。
图18G示出了帐单2060中结合的ID芯片2061。将本发明应用到ID芯片2061中的电路。这种结构容易防止伪造帐单的发布。考虑到帐单的性能，更优选将ID芯片2061装配在帐单2060的内部，以便不被剥离。可以将本发明应用到其它纸产品，诸如证券和护照以及帐单。
图18H示出了鞋子2070中结合的ID芯片2072。将本发明应用到RFID芯片2072中的电路。这种结构便于制造的标识、产品的分配管理等。虽然在图中使用了还用作粘接剂的保护膜2071来防止ID芯片2072剥离，但可用粘接剂将ID芯片2072直接贴附到鞋子2070上，或装配在鞋子2070内。可以将本发明应用到其它物品，诸如包和衣服以及鞋子。
以下描述的是为了保护物体的安全性将ID芯片结合到各种物体中的情况。对于安全性保护，反盗窃安全性和反伪造安全性是必要的。
例如，为了反盗窃安全性将ID芯片结合到包中。如图25所示，在包2501中结合了ID芯片2052。例如，可以在包2501的底部或任一侧结合ID芯片2052。由于非常薄而小，所以可以将ID芯片2502结合到包2501中同时保持其有美观的设计。另外，由于ID芯片2502透光，因此小偷不能容易地确定是否结合了ID芯片2502。因此，不用害怕ID芯片2502被小偷拆除。
如果这种结合了ID芯片的包被偷，则例如通过利用GPS(全球定位系统)就能够获得包所在之处的数据。注意，GPS是用由GPS卫星发射信号的时间和接收信号时间之差来确定位置的系统。
除被偷的产品外，通过GPS还能够确定丢失的财产或留下的东西的所在之处。
除了包外，还可以将ID芯片结合到如汽车和自行车的交通工具、手表和配件中。
对于反伪造，将ID芯片结合到例如护照、驾照等中。
图26A示出了结合了ID芯片的护照2601.虽然在图26A中将ID芯片2602结合到护照2601的封面中，但也可以结合到其它页中.由于ID芯片2602透光，所以还可将ID芯片2602装配在封面的表面上.而且，可将ID芯片2602夹在封面等的材料之间，然后将其装配在封面内.
图26B示出了结合了ID芯片的驾照2603。在图26B中，ID芯片2604装配在驾照2603的内部。由于ID芯片2604透光，所以其可装配在驾照2603的印刷表面上。例如，ID芯片2604可装配在驾照2603的印刷表面上，并覆盖叠层膜。可选地，可将ID芯片2604夹在驾照2603的材料之间并装配在其内部。
当ID芯片结合到上述物体中时，能够防止其伪造。通过结合ID芯片还能够防止上述包的伪造。另外，由于使用了极薄而小的ID芯片，所以能够保持护照、驾照等的美观设计。而且，可以将透光的ID芯片装配在产品的表面上。
ID芯片还便于护照、驾照等的管理。另外，可以将数据存储在ID芯片中，而不被直接写入护照、驾照等，结果形成隐私权保护。
结合到食物中为了安全控制的ID芯片示于图27中。
图27示出了结合ID芯片2703的显示标签2702，ID芯片2703贴附到肉的包装2701上。可将ID芯片2703装配在显示标签2702的表面上或内部。还可将ID芯片装配在用于包装新鲜食物如蔬菜的玻璃纸上。
ID芯片2703可以存储产品的基本数据，如生产面积、生产者、处理日期和使用截至日期，以及另外的数据，如产品的服务建议。不需要重写的基本数据可存储在非可重写存储器中，如MROM。同时，另外的数据可存储在可重写可擦除存储器中，如EEPROM。
为了食物的安全控制，重要的是获得还未处理的植物和动物的数据。为了此目的，可将ID芯片结合到植物和动物中，且可通过读卡器装置来获得其数据。植物和动物的数据包括繁殖区、饲料、饲者、是否存在传染等。
当产品价格存储在ID芯片中时，与使用常规条形码的情况相比能够更简单地且以更短的时间支付产品。即，能够一次支付每个结合了ID芯片的多个产品。然而，在读取多个ID芯片的情况下，读卡器装置需要配备防碰撞的功能。
而且，根据ID芯片的通信距离，即使当产品和收银机之间存在距离时也能够用收银机支付产品，且还能够防止商品失窃等。
ID芯片可以结合其它信息介质如条形码和磁带来使用。例如，不需要重写的基本数据可存储在ID芯片中，而要重写的数据如折扣价格和廉价信息可存储在条形码中。与ID芯片不同，条形码的数据能够容易修改。
如上所述，ID芯片的结合增加了给于消费者的信息量，因此他们能够随意地购买产品。
接下来描述了在诸如啤酒瓶的产品中结合ID芯片用于分配管理的情况。如图28A所示，例如利用标签2801将ID芯片2802结合到啤酒瓶中。
ID芯片2802存储了基本数据，如制造日期、制造区域和使用的成分。这种基本数据不需要重写，因此可存储在非可重写存储器中，如MROM。ID芯片还存储单独的数据，如发货地址和发货日期。例如，如图28B所示，当在传送带2806上移动的每个啤酒瓶2803穿过写入装置2805时，每个发货地址和发货日期可以存储在结合到标签2804的ID芯片2807中。这种单独的数据可存储在可重写且可擦除存储器中，如EEPROM。
优选配置系统，使得当所购买产品的数据经由网络从交货目的地传送到分配管理中心时，通过写入装置2805、用于控制写入装置2805的个人计算机等计算发货地址和日期，并存储在ID芯片中.
由于瓶子是按照每箱发货的，所以ID芯片可结合到每箱或每几箱中以存储单独的数据。
当ID芯片结合到这种饮料中用于存储多个发货地址时，能够减少手动数据输入所需的时间，其引起了减少输入错误。另外，能够降低在分配管理时最昂贵费用的劳动力成本。因此，结合ID芯片能以低成本、很少错误地进行分配管理。
而且，另外的数据诸如与啤酒搭配的食物和啤酒菜谱可存储在发货目的地。结果，能够推销食物等，并能够增加消费者购买的意愿。这种另外的数据可存储在可重写且可擦除存储器中，如EEPROM。以该方式，结合ID芯片增加了给子消费者的信息量，因此他们能够随意地购买产品。
描述了结合用于制造管理的ID芯片的产品，以及基于ID芯片数据控制的制造装置(制造机器人)。
近年来，经常制造原始产品，且基于其最初数据的生产线制造它们。例如，在能够提供自由颜色选择车门的汽车生产线上，将ID芯片结合到一部分汽车中，并基于ID芯片的数据控制喷涂装置。从而，能够制造原始汽车。
当结合了ID芯片时，不必预先控制进入生产线的汽车的顺序和颜色。因此，依照汽车的顺序和数量，不必设置用于控制喷涂装置的程序。即，可以基于结合在各汽车中的ID芯片的数据单独地操作制造装置。
如上所述，可以将ID芯片应用到各个领域。基于存储在ID芯片中的数据，能够获得单独的制造数据，并可以基于单独的数据控制制造装置。
以下描述了结合了本发明ID芯片的IC卡，其用作电子货币。在图29中，使用IC卡2901来付费。IC卡2901结合了本发明的ID芯片2902。需要收银机2903和读卡器/写入器2904用于使用IC卡2901。ID芯片2902存储了IC卡2901上可用的数据量，通过读卡器/写入器2904无线地读取数据量并输送到收银机2903。收银机2903验证在IC卡2901上可用的需支付的数量，并进行付费。随后，付费后剩余钱的数据输送到读卡器/写入器2904，通过读卡器/写入器2904写入到IC卡2901的ID芯片2902。
注意，读卡器/写入器2904可配备有键2905，用于输入个人识别号码等，由此能够防止IC卡2901在没有注意的情况下被第三方使用。
本实施例中示出的应用只是示例，本发明并不限于此。
如上所述，本发明的应用范围之宽以至本发明的ID芯片能够应用于识别所有的产品。另外，可以结合实施例模式和实施例1至10实现本实施例。
本申请以2004年2月12日在日本专利局提交的日本专利申请序列No.2004-034845为基础，其内容并入这里作为参考。

Claims (28)

1.一种半导体器件，包括：
形成在绝缘基片上的调制电路、解调电路、逻辑电路、存储电路和天线电路，
其中该调制电路和解调电路电连接到该天线电路，
其中该解调电路连接到逻辑电路，
其中该存储电路包括用于存储逻辑电路输出信号的装置，
其中存储电路是通过电荷注入存储数据的非易失性存储电路，和
其中提供了能够只将第一次的数据写到存储电路的控制电路。
2.根据权利要求1的半导体器件，其中构成非易失性存储电路的元件通过将电荷注入到浮栅中来存储数据。
3.根据权利要求1的半导体器件，其中构成非易失性存储电路的元件通过将电荷注入到栅绝缘膜中来存储数据。
4.根据权利要求1的半导体器件，其中通过整流和提升从天线电路输出的信号来获得由非易失性存储电路用于存储数据使用的电源。
5.根据权利要求1的半导体器件，其中从外部的高电压电源获得由非易失性存储电路用于存储数据使用的电源。
6.根据权利要求1的半导体器件，其中调制电路、解调电路、逻辑电路和存储电路中至少一种由薄膜晶体管构成。
7.根据权利要求1的半导体器件，其中绝缘基片选自玻璃基片、塑料基片和膜绝缘体。
8.根据权利要求1的半导体器件，其中天线电路形成在调制电路、解调电路、逻辑电路和存储电路其中至少一个上。
9.根据权利要求1的半导体器件，其中输入到天线电路的信号是无线信号。
10.根据权利要求1的半导体器件，其中所述逻辑电路中的薄膜晶体管和所述存储电路中的薄膜晶体管被同时形成。
11.根据权利要求1的半导体器件，其中所述半导体器件还包括电平移动电路。
12.根据权利要求11的半导体器件，其中所述逻辑电路至少包括开关和易失性存储电路。
13.根据权利要求12的半导体器件，其中在所述开关导通的情况下，信号输出到所述电平移动电路。
14.一种具有根据权利要求1的半导体器件的产品，其中该产品选自IC卡、IC标签、RFID、发射机应答器、帐单、证券、护照、电子设备、包和衣服。
15.一种半导体器件，包括：
形成在绝缘基片上的调制电路、解调电路、逻辑电路、存储电路和天线电路，
其中该调制电路和解调电路电连接到该天线电路，
其中该解调电路连接到逻辑电路，
其中该存储电路包括存储逻辑电路输出信号的装置，
其中存储电路是通过电荷注入存储数据的非易失性存储电路，和
其中逻辑电路包括，根据存储电路中存储的数据用于控制只有第一次的数据可以写到存储电路中的装置。
16.根据权利要求15的半导体器件，其中构成非易失性存储电路的元件通过将电荷注入到浮栅中来存储数据.
17.根据权利要求15的半导体器件，其中构成非易失性存储电路的元件通过将电荷注入到栅绝缘膜中来存储数据。
18.根据权利要求15的半导体器件，其中通过整流和提升从天线电路输出的信号来获得由非易失性存储电路用于存储数据使用的电源。
19.根据权利要求15的半导体器件，其中从外部的高电压电源获得由非易失性存储电路用于存储数据使用的电源。
20.根据权利要求15的半导体器件，其中调制电路、解调电路、逻辑电路和存储电路中至少一种由薄膜晶体管构成。
21.根据权利要求15的半导体器件，其中绝缘基片选自玻璃基片、塑料基片和膜绝缘体。
22.根据权利要求15的半导体器件，其中天线电路形成在调制电路、解调电路、逻辑电路和存储电路其中至少一个上。
23.根据权利要求15的半导体器件，其中输入到天线电路的信号是无线信号。
24.根据权利要求15的半导体器件，其中所述逻辑电路中的薄膜晶体管和所述存储电路中的薄膜晶体管被同时形成。
25.根据权利要求15的半导体器件，其中所述半导体器件还包括电平移动电路。
26.根据权利要求25的半导体器件，其中所述逻辑电路至少包括开关和易失性存储电路。
27.根据权利要求26的半导体器件，其中在所述开关导通的情况下，信号输出到所述电平移动电路。
28.一种具有根据权利要求15的半导体器件的产品，其中该产品选自IC卡、IC标签、RFID、发射机应答器、帐单、证券、护照、电子设备、包和衣服。
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