CN1641794A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1641794A
CN1641794A CN200510003622.0A CN200510003622A CN1641794A CN 1641794 A CN1641794 A CN 1641794A CN 200510003622 A CN200510003622 A CN 200510003622A CN 1641794 A CN1641794 A CN 1641794A
Authority
CN
China
Prior art keywords
mentioned
bit line
circuit
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200510003622.0A
Other languages
English (en)
Inventor
仲矢修治
林光昭
仓田胜一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1641794A publication Critical patent/CN1641794A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

通过切换连接于输出缓冲电路上的锁存电路的输出端与反转输出端，改变数据“0”或“1”和存储单元的漏极连接或非连接于位线上的关系。此外，通过根据测试控制信号TEST将读出放大器的输入固定于接地电位，确认：若输出缓冲电路的输出是“L”则为正逻辑，若是“H”则为负逻辑。

Description

半导体装置
                      技术领域
本发明涉及一种具备了通过掩模可程序化的掩模ROM(掩模·可程序化ROM)的半导体装置。
                      背景技术
在现有的半导体装置中，有例如专利文献1中公开的装置。在该文献的第2页0002-0006段和图2中，公开了接触式的掩模ROM的结构。
图9展示了表示上述接触式的掩模ROM的结构的电路图。所谓接触式的掩模ROM，是指使存储单元晶体管的漏极连接、非连接于位线分别与存储数据的“0”和“1”相对应。该掩模ROM能够通过掩模可程序化。
如图9所示，现有的半导体装置具备：存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、输出缓冲电路6和锁存电路15。
存储单元阵列1成为包括N型MOS晶体管的多个存储单元Mij(i＝1～m，j＝1～n)被配置成矩阵状的结构。存储单元Mij将i的数值相同的存储单元，即行方向排列的存储单元的栅极共同连接于字线选择信号WLi(i＝1～m)上。此外，该存储单元Mij的源极被连接于接地电位的布线上。其漏极在存储单元的存储数据为“0”时，连接于位线BLj(j＝1～n)上，当存储单元的存储数据为“1”时，成为浮置状态。
列译码器2包括N型MOS晶体管Cj(j＝1～n)。N型MOS晶体管Cj(j＝1～n)的漏极被连接在一起，其源极被连接于位线BLj(j＝1～n)上，其栅极被连接于列选择信号CLj(j＝1～n)上。
读出放大器3包括缓冲电路。其输入被连接于构成列译码器2的N型MOS晶体管Cj(j＝1～n)的漏极上，输出被连接于锁存电路15的输入端D上。
预充电用晶体管4用P型MOS晶体管构成。预充电用晶体管4的栅极连接于充电控制信号PCLK上，其源极连接于具有电源电位的电源端子，其漏极连接于构成列译码器2的N型MOS晶体管Cj(j＝1～n)的漏极上。
输出缓冲电路6的输入被连接于锁存电路15的输出端Q，其输出被连接于输出端OUT。
锁存电路15的输入端子被连接于读出放大器3的输出端，当锁存控制信号LCLK为“L”且锁存控制信号NLCLK为“H”时，将与输入端D的信号逻辑相同的信号输出给输出端Q。此外，当锁存控制信号LCLK为“H”且锁存控制信号NLCLK为“L”时，保持输出端Q的输出状态。
对于以上述方式构成的半导体装置，对于例如读出存储单元M11的数据的工作，使用图10的时序图进行说明。
使列选择信号CLj(j＝1～n)中的列选择信号CL1成为“H”电平，使列选择信号CL2～CLn成为“L”电平。由此，使构成列译码器2的N型MOS晶体管Cj(j＝1～n)中的N型MOS晶体管C1成为导通状态，使其他的N型MOS晶体管C2至Cn成为截止状态。
接着，使预充电控制信号PCLK在Tp期间成为“L”电平，使预充电用晶体管4只在恒定期间Tp成为导通状态。由此，对位线BL1进行充电，使其成为“H”电平。
在位线BL1成为“H”电平之后，使字线选择信号WLi(i＝1～m)中的字线选择信号WL1从“L”电平变成“H”电平，除此之外的字线选择信号WL2～WLm保持在“L”电平。
由此，当存储单元M11的漏极被连接于位线BL1上时，被充电到位线BL1的电荷通过存储单元M11放电，位线BL1成为“L”电平，读出放大器3的输入也成为“L”电平。此外，对于锁存电路15的锁存控制信号LCLK和NLCLK，当选择了字线选择信号WLi(i＝1～m)中的1条字线时，锁存控制信号LCLK为“L”电平，锁存控制信号NLCLK为“H”电平。因此，读出放大器3的输出成为“L”电平，锁存电路15的输出Q成为“L”电平，从输出缓冲电路6的输出端OUT读出“L”(在图10中用虚线表示)。
此外，当存储单元M11的漏极未被连接于位线BL1时，向位线BL1充电的电荷没有通过存储单元M11被放电，而是位线BL1维持“H”电平，读出放大器3的输入也成为“H”电平。此外，对于锁存电路15的锁存控制信号LCLK和NLCLK，当选择了字线选择信号WLi(i＝1～m)中的1条字线时，锁存控制信号LCLK为“L”电平，锁存控制信号NLCLK为“H”电平。因此，读出放大器3的输出成为“H”电平，锁存电路15的输出Q成为“H”电平，从输出缓冲电路6的输出端OUT读出“H”(在图10中用实线表示)。
专利文献1：特开平6-176592号公报(第2页、图2)
专利文献2：特开昭61-255035号公报(第1～2页、图2)
专利文献3：特开平4-34799号公报(第1～2页、图3)
在现有的半导体装置中有以下的问题。存储数据的“0”或“1”、以及存储单元晶体管的漏极连接或非连接于位线的关系被固定。因此，当存储数据的“0”较多时，存储单元晶体管的漏极与位线的连接变多。
近年来，由于通过工艺的多层布线化，存储单元的结构成为短TAT(Turn Around Time：周转周期)，所以存储单元晶体管的漏极与位线之间的布线工序和通路(Via)工序增加起来。进而，通过工艺的微细化，容易产生在连接存储单元晶体管的漏极与位线的布线工序和通路工序中的连接不良的问题。因此，当存储单元晶体管的漏极与位线的连接较多时，就使成品率下降。
于是，提出了下述方法：通过在掩模ROM的读出放大器之后添加使数据反转的电路，并使存储数据和向存储单元晶体管的位线的连接的逻辑改变，来使存储单元晶体管的漏极与位线的连接变少。
但是，有控制电路增加的问题。此外，由于依据安装在半导体装置上的掩模ROM和各输出其逻辑不同，所以有下述问题：在分析时管理数据“0”是存储单元晶体管的漏极连接于还是非连接于位线的信息比较困难。此外，当不能得到可改变逻辑的掩模ROM的IP(知识产权)时，就有不能使存储单元晶体管的漏极与位线的连接变少的问题。
                      发明内容
本发明的目的在于，解决上述现有问题，提供一种半导体装置，该半导体装置能够抑制电路的增加，进行逻辑的变更，以使存储数据的“0”或“1”较少的一方将存储单元晶体管的漏极向位线连接，通过使存储单元晶体管的漏极与位线的连接变少，能防止成品率的下降。
进而，其目的在于，提供一种半导体装置，该半导体装置能够容易地确认以正逻辑还是负逻辑存储了多个存储单元晶体管的数据。
本发明的半导体装置具备：多条位线；多条字线，分别与位线交叉配置；多个存储单元晶体管，配置于多条位线与多条字线的各交叉点，通过分别将栅极连接于字线并使漏极与位线连接或非连接来存储不同的数据；字线选择电路，从多条字线中选择一条字线；位线选择电路，从多条位线中选择一条位线；读出放大器，经由位线选择电路，判定所选择的位线的电平，以便读出与字线选择电路所选择的字线和位线选择电路所选择的位线对应的存储单元晶体管的数据；数据保持电路，输入读出放大器的输出，具有正逻辑和负逻辑的2个输出端子；以及输出电路，将输入端子连接于数据保持电路的2个输出端子中的任一输出端子上。
根据该结构，通过仅变更与输出电路的输入端子连接的数据保持电路的输出端子，就无需电路的添加，可以进行逻辑的变更，以使存储数据的“0”或“1”较少的一方将存储单元晶体管的漏极向位线连接。因此，能够使存储单元晶体管的漏极与位线的连接(接触部)变少，能够防止成品率的下降。
在本发明中，最好是存储单元晶体管的漏极与位线的连接/非连接通过电连接漏极与位线之间的第1接触部的形成/非形成而进行，数据保持电路的一个输出端子与输出电路的输入端子的连接通过电连接一个输出端子与输出电路的输入端子之间的第2接触部的形成而进行，第1接触部与第2接触部通过同一工序形成。
由此，即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接。其结果是，能够使连接存储单元晶体管的漏极与位线的接触部变少。
此外，在本发明中，最好是设有测试端子，当在测试端子输入了测试信号时成为将读出放大器的输入固定于接地电位或电源电位。
由此，当在测试模式时向测试端子输入测试信号并进行存储单元晶体管的存储数据的读出时，不论存储数据是“0”还是“1”，都将读出放大器的输入固定于接地电位/电源电位。其结果是，输入到数据保持电路的读出放大器的输出逻辑被固定于“0”/“1”，数据保持电路的正逻辑的输出端子被固定于“0”/“1”，数据保持电路的负逻辑的输出端子被固定于“1”/“0”。因此，读出放大器的输入被固定于接地电位，当输出电路连接于数据保持电路的正逻辑的输出端子时，输出电路的输出成为“0”。在这种情况下，多个存储单元晶体管以正逻辑存储了数据。另一方面，当被连接于负逻辑的输出端子上时，输出电路的输出成为“1”。在这种情况下，多个存储单元晶体管以负逻辑存储数据。
此外，读出放大器的输入固定于电源电位，当输出电路连接于数据保持电路的正逻辑的输出端子时，输出电路的输出成为“1”。在这种情况下，多个存储单元晶体管以正逻辑存储数据。另一方面，当被连接于负逻辑的输出端子上时，输出电路的输出成为“0”。在这种情况下，多个存储单元晶体管以负逻辑存储数据。
这样，就能够容易地确认以正逻辑还是负逻辑存储多个存储单元晶体管的数据。
此外，在本发明中，最好是设有充电电路，通过将连接于读出放大器的输入上的第1节点充电至电源电位，将从第1节点经由位线选择电路并用位线选择电路所选择的位线充电至电源电位，此外还设有测试端子和控制电路，在该控制电路中，当在测试端子输入了测试信号时，禁止充电电路引起的第1节点的充电，并将连接于读出放大器的输入上的第1节点固定于接地电位。
由此，当在测试模式时向测试端子输入测试信号并进行存储单元晶体管的存储数据的读出时，不论存储数据是“0”还是“1”，读出放大器的输入都成为接地电位，如前所述，能够容易地确认以正逻辑还是负逻辑存储多个存储单元晶体管的数据。
此外，在本发明中，最好是设有充电电路，通过将连接于读出放大器的输入上的第1节点充电至电源电位，将从第1节点经由位线选择电路并用位线选择电路所选择的位线充电至电源电位，此外还设有测试端子和控制电路，在该控制电路中，当在测试端子输入了测试信号时，禁止位线选择电路引起的位线的选择。
由此，当在测试模式时向测试端子输入测试信号并进行存储单元晶体管的存储数据的读出时，不论存储数据是“0”还是“1”，读出放大器的输入都成为电源电位，如前所述，能够容易地确认以正逻辑还是负逻辑存储多个存储单元晶体管的数据。
此外，在本发明中，最好是设有充电电路，通过将连接于读出放大器的输入上的第1节点充电至电源电位，将从第1节点经由位线选择电路并用位线选择电路所选择的位线充电至电源电位，此外还设有测试端子和控制电路，在该控制电路中，当在测试端子输入了测试信号时，禁止字线选择电路引起的字线的选择。
由此，当在测试模式时向测试端子输入测试信号并进行存储单元晶体管的存储数据的读出时，不论存储数据是“0”还是“1”，读出放大器的输入都成为电源电位，如前所述，能够容易地确认以正逻辑还是负逻辑存储多个存储单元晶体管的数据。
本发明的半导体装置具备：存储部，具有：多条位线；多条字线，分别与位线交叉配置；多个存储单元晶体管，配置于多条位线与多条字线的各交叉点，通过分别将栅极连接于字线并使漏极与位线连接或非连接来存储不同的数据；字线选择电路，从多条字线中选择一条字线；位线选择电路，从多条位线中选择一条位线；读出放大器，经由位线选择电路，判定所选择的位线的电平，以便读出与字线选择电路所选择的字线和位线选择电路所选择的位线对应的存储单元晶体管的数据；数据保持电路，输入读出放大器的输出；以及输出电路，输入数据保持电路的输出；缓冲电路，输入存储部的输出电路的输出，具有正逻辑和负逻辑的2个输出端子；以及数据处理电路，将输入端子连接于缓冲电路的2个输出端子中的任一输出端子上。
根据该结构，即使不能根据存储数据而使用可进行逻辑变更的掩模ROM的IP，也能够不进行大幅的电路添加，而通过用输入来自存储部的数据的缓冲电路进行逻辑的变更，使存储单元晶体管的漏极与位线的连接变少并防止成品率的下降。
在本发明中，最好是存储单元晶体管的漏极与位线的连接/非连接通过电连接漏极与位线之间的第1接触部的形成/非形成而进行，缓冲电路的一个输出端子与数据处理电路的输入端子的连接通过电连接一个输出端子与数据处理电路的输入端子之间的第2接触部的形成而进行，第1接触部与第2接触部通过同一工序形成。
由此，即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接。其结果是，能够使连接存储单元晶体管的漏极与位线的接触部变少。
此外，本发明的半导体装置具备：存储部，具有：多条位线；多条字线，分别与位线交叉配置；多个存储单元晶体管，配置于多条位线与多条字线的各交叉点，通过分别将栅极连接于字线并使漏极与位线连接或非连接来存储不同的数据；字线选择电路，从多条字线中选择一条字线；位线选择电路，从多条位线中选择一条位线；读出放大器，经由位线选择电路，判定所选择的位线的电平，以便读出与字线选择电路所选择的字线和位线选择电路所选择的位线对应的存储单元晶体管的数据；数据保持电路，输入读出放大器的输出；以及输出电路，输入数据保持电路的输出；以及数据处理部，包括：输入电路，输入存储部的输出电路的输出，具有正逻辑和负逻辑的2个输出端子；以及数据处理电路，将输入端子连接于输入电路的2个输出端子中的任一输出端子上。
根据该结构，即使不能根据存储数据而使用可进行逻辑变更的掩模ROM的IP，也能够不进行大幅的电路添加，通过用输入来自存储部的数据的数据处理部的输入电路进行逻辑的变更。其结果是，能够使存储单元晶体管的漏极与位线的连接变少并防止成品率的下降。
在本发明中，最好是存储单元晶体管的漏极与位线的连接/非连接通过电连接漏极与位线之间的第1接触部的形成/非形成而进行，数据处理部的输入电路的一个输出端子与数据处理电路的输入端子的连接通过电连接一个输出端子与数据处理电路的输入端子之间的第2接触部的形成而进行，第1接触部与第2接触部通过同一工序形成。
由此，即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接，能够使连接存储单元晶体管的漏极与位线的接触部变少。
如上述说明那样，根据本发明的半导体装置，通过仅变更与输出电路的输入端子连接的数据保持电路的输出端子，无需电路的添加，就可以进行逻辑的变更，以使存储数据的“0”或“1”较少的一方将存储单元晶体管的漏极向位线连接。其结果是，能够使存储单元晶体管的漏极与位线的连接(接触部)变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接。其结果是，能够使连接存储单元晶体管的漏极与位线的接触部变少。
此外，通过设有测试端子、当在测试端子输入了测试信号时将读出放大器的输入固定于接地电位或电源电位，就能够容易地确认多个存储单元晶体管的数据是用正逻辑存储还是用负逻辑存储，即能够容易地确认：来自输出电路的数据“0”/“1”分别是存储单元晶体管的漏极连接于/还是非连接于位线的关系。由此，就能够容易地进行分析。
此外，根据本发明的半导体装置，即使不能根据存储数据而使用可进行逻辑变更的掩模ROM的IP，也能够不进行大幅的电路添加，通过用输入来自存储部的数据的缓冲电路进行逻辑的变更，就能够使存储单元晶体管的漏极与位线的连接(接触部)变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
在这种情况下，即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接。其结果是，能够使连接存储单元晶体管的漏极与位线的接触部变少。
此外，根据本发明的半导体装置，即使不能根据存储数据而使用可进行逻辑变更的掩模ROM的IP，也能够不进行大幅的电路添加，通过用输入来自存储部的数据的数据处理部的输入电路进行逻辑的变更，能够使存储单元晶体管的漏极与位线的连接(接触部)变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
在这种情况下，即使存储数据在连接存储单元阵列的漏极与位线的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元晶体管的漏极与位线的连接。其结果是，能够使连接存储单元晶体管的漏极与位线的接触部变少。
                      附图说明
图1是表示本发明第1实施例的半导体装置的结构的图。
图2是表示本发明第1实施例的半导体装置的工作的时序图。
图3是表示本发明第2实施例的半导体装置的结构的图。
图4是表示本发明第2实施例的半导体装置的工作的时序图。
图5是表示本发明第3实施例的半导体装置的结构的图。
图6是表示本发明第3实施例的半导体装置的工作的时序图。
图7是表示本发明第4实施例的半导体装置的结构的图。
图8是表示本发明第5实施例的半导体装置的结构的图。
图9是表示现有的半导体装置的结构的图。
图10是表示现有的半导体装置的工作的时序图。
                       具体实施方式
(第1实施例)
图1是表示本发明的第1实施例的半导体装置，即掩模ROM的结构的电路图。
如图1所示，该实施例的半导体装置包括：存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、锁存电路5、输出缓冲电路6、充电信号控制电路7和放电用晶体管8。存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、输出缓冲电路6与现有技术相同，故对同一构成要素标以同一符号而省略其说明。
锁存电路5在输入端子连接于读出放大器3的输出、锁存控制信号LCLK为“L”且锁存控制信号NLCLK为“H”时，将与输入D逻辑相同的信号输出给输出端Q，将负逻辑信号输出给输出端NQ。此外，当锁存控制信号LCLK为“H”且锁存控制信号NLCLK为“L”时，保持输出端Q和输出端NQ的输出状态。
充电信号控制电路7输入充电控制信号PCLK和测试控制信号TEST，输出在充电用晶体管4的栅极输入的信号PCLKA和在放电用晶体管8的栅极输入的信号RESET。当测试控制信号TEST为“L”时，充电控制信号PCLKA成为与锁存控制信号PCLK相同的信号，信号RESET成为“L”。当测试控制信号TEST为“H”时充电控制信号PCLKA成为“L”，信号RESET成为“H”。另外，在本实施例的半导体装置中，具备从外部输入测试控制信号TEST的测试端子(未图示)。
放电用晶体管8用N型MOS晶体管构成。放电用晶体管8的栅极被连接于信号RESET，其源极被连接于具有接地电位的电源端子，其漏极被连接于构成列译码器2的N型MOS晶体管Cj(j＝1～n)的漏极和读出放大器3的输入。
对于如上所述构成的半导体装置，对于例如读出存储单元M11的数据的工作，使用图2的时序图进行说明。
首先，对测试控制信号TEST为“L”电平时(通常工作模式)进行说明。
使列选择信号CLj(j＝1～n)中的列选择信号CL1成为“H”电平，使列选择信号CL2～CLn成为“L”电平。由此，使构成列译码器2的N型MOS晶体管Cj(j＝1～n)中的N型MOS晶体管C1成为导通状态，使其他的N型MOS晶体管C2至Cn成为截止状态。
接着，使预充电控制信号PCLK在Tp期间成为“L”电平。于是，连接于预充电用晶体管4的栅极的信号PCLKA也只在恒定期间Tp成为导通状态。由此，对位线BL1进行充电，使其成为“H”电平。
在位线BL1成为“H”电平之后，使字线选择信号WLi(i＝1～m)中的字线选择信号WL1从“L”电平变成“H”电平，除此之外的字线选择信号WL2～WLm保持在“L”电平。
由此，当存储单元M11的漏极被连接于位线BL1上时，向位线BL1充电的电荷通过存储单元M11放电，位线BL1成为“L”电平，读出放大器3的输入也成为“L”电平。此外，对于锁存电路5的锁存控制信号LCLK和NLCLK，当选择了字线选择信号WLi(i＝1～m)中的1条字线时，锁存控制信号LCLK为“L”电平，锁存控制信号NLCLK为“H”电平。因此，读出放大器3的输出成为“L”电平，锁存电路5的输出Q成为“L”电平，输出NQ成为“H”电平。在正逻辑的设定中，当锁存电路5的输出端Q连接于输出缓冲电路6时，从输出端子OUT读出“L”。此外，在负逻辑的设定中，当锁存电路5的输出端NQ连接于输出缓冲电路6时，从输出端子OUT读出“H”(在图2中用虚线表示)。
此外，当存储单元M11的漏极未被连接于位线BL1时，向位线BL1充电的电荷没有通过存储单元M11放电，而是位线BL1维持“H”电平，读出放大器3的输入也成为“H”电平。此外，对于锁存电路5的锁存控制信号LCLK和NLCLK，当选择了字线选择信号WLi(i＝1～m)中的1条字线时，锁存控制信号LCLK为“L”电平，锁存控制信号NLCLK为“H”电平，读出放大器3的输出成为“H”电平，锁存电路5的输出Q成为“H”电平，输出NQ成为“L”电平。在正逻辑的设定中，当锁存电路5的输出端Q连接于输出缓冲电路6时从输出端子OUT读出“H”。此外，在负逻辑的设定中，当锁存电路5的输出端NQ连接于输出缓冲电路6时从输出端子OUT读出“L”(在图2中用实线表示)。
接着，测试控制信号TEST为“H”电平时(测试模式)，连接于预充电用晶体管4的栅极的信号PCLKA为“H”，连接于放电用晶体管8的栅极的信号RESET为“H”。由此，位线BL1和读出放大器3的输入成为“L”电平。因此，读出放大器3的输出成为“L”电平，锁存电路5的输出Q成为“L”电平，输出NQ成为“H”电平。在正逻辑的设定中，当锁存电路5的输出端Q连接于输出缓冲电路6时，从输出端子OUT读出“L”。此外，在负逻辑的设定中，当锁存电路5的输出端NQ连接于输出缓冲电路6时，从输出端子OUT读出“H”。
根据本实施例，无需电路的添加，只通过切换连接于输出缓冲电路6的锁存电路5的输出端Q和NQ，就能改变数据的“0”或“1”和存储单元Mij(i＝1～m，j＝1～n)的漏极连接或非连接于位线BLj(j＝1～n)的关系(逻辑的变更)。其结果是，能够使存储单元Mij(i＝1～m，j＝1～n)的漏极连接于位线BLj(j＝1～n)的数目变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
在本实施例中，最好是存储单元Mij的漏极与位线BLj的连接/非连接通过电连接漏极与位线之间的第1接触部(Via部)的形成/非形成而进行，锁存电路5的输出端Q或NQ与输出缓冲电路6的连接通过电连接输出端Q或NQ与输出缓冲电路6的输入端子之间的第2接触部(Via部)的形成而进行，第1接触部与第2接触部通过同一工序形成。由此，即使存储数据在存储单元Mij的漏极连接位线BLj的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元Mij的漏极与位线BLj的连接。其结果是，能够使连接存储单元Mij的漏极与位线BLj的接触部变少。
此外，通过依据测试控制信号TEST控制充电工作，能够容易地确认：若输出缓冲电路6的输出为“L”则为正逻辑，若为“H”则为负逻辑。由此，能够容易地进行分析。
(第2实施例)
图3是表示本发明的第2实施例的半导体装置，即掩模ROM的结构的电路图。
如图3所示，该实施例的半导体装置包括：存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、锁存电路5、输出缓冲电路6、列信号控制电路9。存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、锁存电路5、输出缓冲电路6与现有技术或第1实施例相同，故对同一构成要素标以同一符号而省略其说明。此外，在本实施例的半导体装置中还具备从外部输入测试控制信号TEST的测试端子(未图示)。
列信号控制电路9输入列选择信号CLj(j＝1～n)和测试控制信号TEST，输出在列译码器2的栅极输入的信号CLAj(j＝1～n)。
对于如上所述构成的半导体装置，对于例如读出存储单元M11的数据的工作，使用图4的时序图进行说明。
测试控制信号TEST为“L”电平时与第1实施例的工作相同。
当测试控制信号TEST为“H”电平时，输入到构成列译码器2的N型MOS晶体管Cj(j＝1～n)的栅极的信号CLAj(j＝1～n)全部成为“L”。
当使预充电控制信号PCLK在Tp期间成为“L”电平时，通过预充电用晶体管4对读出放大器3的输入节点进行充电，使其成为“H”电平。位线BL1由于构成列译码器2的N型MOS晶体管C1为截止状态，所以不被充电。
接着，使字线选择信号WLi(i＝1～m)中的字线选择信号WL1从“L”电平变成“H”电平，除此之外的字线选择信号WL2～WLm保持在“L”电平。但是，由于构成列译码器2的Cj(j＝1～n)为截止状态，所以与存储单元M11的漏极和位线BL1的连接、非连接无关，读出放大器3的输入部保持“H”电平。因此，读出放大器3的输出为“H”电平，锁存电路5的输出Q为“H”电平，输出NQ为“L”电平。在正逻辑的设定中，当锁存电路5的输出端Q连接于输出缓冲电路6时，从输出端子OUT读出“H”。此外，在负逻辑的设定中，当锁存电路5的输出端NQ连接于输出缓冲电路6时，从输出端子OUT读出“L”。
根据本实施例，通过切换连接于输出缓冲电路6的锁存电路5的输出端Q和NQ，与第1实施例同样地能使存储单元Mij(i＝1～m，j＝1～n)的漏极连接于位线BLj(j＝1～n)的数目变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
在本实施例中，最好是存储单元Mij的漏极与位线BLj的连接/非连接通过电连接漏极与位线之间的第1接触部(Via部)的形成/非形成而进行，锁存电路5的输出端Q或NQ与输出缓冲电路6的连接通过电连接输出端Q或NQ与输出缓冲电路6的输入端子之间的第2接触部(Via部)的形成而进行，第1接触部与第2接触部通过同一工序形成。由此，即使存储数据在存储单元Mij的漏极连接位线BLj的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元Mij的漏极与位线BLj的连接。其结果是，能够使连接存储单元Mij的漏极与位线BLj的接触部变少。
此外，通过依据测试控制信号TEST控制列译码器2，能够容易地确认：若输出缓冲电路6的输出为“H”则为正逻辑，若为“L”则为负逻辑。由此，能够容易地进行分析。
(第3实施例)
图5是表示本发明的第3实施例的半导体装置，即掩模ROM的结构的电路图。
如图5所示，该实施例的半导体装置包括：存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、锁存电路5、输出缓冲电路6、字线控制电路10。存储单元阵列1、列译码器2、读出放大器3、充电用晶体管4、锁存电路5、输出缓冲电路6与现有技术或第1实施例相同，故对同一构成要素标以同一符号而省略其说明。此外，在本实施例的半导体装置中还具备从外部输入测试控制信号TEST的测试端子(未图示)。
字线控制电路10输入字线选择信号WLi(i＝1～m)和测试控制信号TEST，输出在存储单元Mij(i＝1～m，j＝1～n)的栅极输入的字线选择信号WLAi(i＝1～m)。
对于如上所述构成的半导体装置，对于例如读出存储单元M11的数据的工作，使用图6的时序图进行说明。
当测试控制信号TEST为“L”电平时，与第1实施例的工作相同。
当测试控制信号TEST为“H”电平时，输入到构成存储单元Mij(i＝1～m，j＝1～n)的栅极的字线选择信号WLAi(i＝1～m)全部成为“L”。
通过使列选择信号CLj(j＝1～n)中的列选择信号CL1成为“H”电平，并使列选择信号CL2～CLn成为“L”电平，来使构成列译码器2的N型MOS晶体管Cj(j＝1～n)中的N型MOS晶体管C1成为导通状态，使其他的N型MOS晶体管C2至Cn成为截止状态。
接着，当连接于预充电用晶体管4的栅极的预充电控制信号PCLK在Tp期间成为“L”电平时，对位线BL1进行充电，使其成为“H”电平。
在位线BL1成为“H”电平之后，使字线选择信号WLi(i＝1～m)中的字线选择信号WL1从“L”电平变成“H”电平，除此之外的字线选择信号WL2～WLm保持在“L”电平。但是，由于字线选择信号WLA1为“L”电平，所以与存储单元M11的漏极与位线BL1的连接、非连接无关，读出放大器3的输入部保持“H”电平。因此，读出放大器3的输出为“H”电平，锁存电路5的输出Q为“H”电平，输出NQ为“L”电平。在正逻辑的设定中，当锁存电路5的输出端Q连接于输出缓冲电路6时，从输出端子OUT读出“H”。此外，在负逻辑的设定中，当锁存电路5的输出端NQ连接于输出缓冲电路6时，从输出端子OUT读出“L”。
根据本实施例，通过切换连接于输出缓冲电路6的锁存电路5的输出端Q和NQ，与第1实施例同样地能使存储单元Mij(i＝1～m，j＝1～n)的漏极连接于位线BLj(j＝1～n)的数目变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。
在本实施例中，最好是存储单元Mij的漏极与位线BLj的连接/非连接通过电连接漏极与位线之间的第1接触部(Via部)的形成/非形成而进行，锁存电路5的输出端Q或NQ与输出缓冲电路6的连接通过电连接输出端Q或NQ与输出缓冲电路6的输入端子之间的第2接触部(Via部)的形成而进行，第1接触部与第2接触部通过同一工序形成。由此，即使存储数据在存储单元Mij的漏极连接位线BLj的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元Mij的漏极与位线BLj的连接。其结果是，能够使连接存储单元Mij的漏极与位线BLj的接触部变少。
此外，通过依据测试控制信号TEST控制字线选择信号WLAi(i＝1～m)，能够容易地确认：若输出缓冲电路6的输出为“H”则为正逻辑，若为“L”则为负逻辑。由此，能够容易地进行分析。
(第4实施例)
图7是表示本发明的第4实施例的半导体装置的结构的电路图。
如图7所示，该实施例的半导体装置包括：现有的掩模ROM11、缓冲电路12和数据处理电路13。
掩模ROM11是在现有技术中说明过的图9的结构的半导体装置，固定存储数据的“0”或“1”和向存储单元晶体管的漏极的位线的连接或非连接的关系。
缓冲电路12是具备了输入端D、正逻辑的输出端Q和负逻辑的输出端NQ的缓冲电路。
数据处理电路13是输入存储数据、进行数据处理并输出处理结果的电路。作为该数据处理电路13的具体例，有处理器(CPU芯还有DSP芯)等。
现对如上构成的半导体装置进行说明。
在缓冲电路12的输出端Q连接于数据处理电路13的输入上的情况下，当掩模ROM11的输出为“L”时，对数据处理电路13的输入输入“L”，当掩模ROM11的输出为“H”时，对数据处理电路13的输入输入“H”。
此外，在缓冲电路12的输出端NQ连接于数据处理电路13的输入上的情况下，当掩模ROM11的输出为“L”时，对数据处理电路13的输入输入“H”，当掩模ROM11的输出为“H”时，对数据处理电路13的输入输入“L”。
根据本实施例，通过切换缓冲电路12的输出端Q或NQ与数据处理电路13的输入的连接，能改变图9的掩模ROM中的数据的“0”或“1”和存储单元Mij(i＝1～m，j＝1～n)的漏极连接于、或非连接于位线BLj(j＝1～n)的关系。由此，能使存储单元Mij(i＝1～m，j＝1～n)的漏极连接于位线BLj(j＝1～n)的数目变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。因此，在不能使用本发明的第1～第3实施例的半导体装置(掩模ROM)的情况下，用上述方法也能获得同等的效果。
在本实施例中，最好是存储单元Mij的漏极与位线BLj的连接/非连接通过电连接漏极与位线之间的第1接触部(Via部)的形成/非形成而进行，缓冲电路12的输出端Q或NQ与数据处理电路13的连接通过电连接输出端Q或NQ与数据处理电路13的输入端子之间的第2接触部(Via部)的形成而进行，第1接触部与第2接触部通过同一工序形成。由此，即使存储数据在存储单元Mij的漏极连接位线BLj的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元Mij的漏极与位线BLj的连接。其结果是，能够使连接存储单元Mij的漏极与位线BLj的接触部变少。
(第5实施例)
图8是表示本发明的第5实施例的半导体装置的结构的电路图。
如图8所示，该实施例的半导体装置包括：现有的掩模ROM11和具备了可对输入部进行逻辑的切换的电路的数据处理电路14。由于掩模ROM11与第4实施例相同，所以对同一构成要素标以同一符号而省略其说明。
数据处理电路14在输入部14a作为输出节点具备正逻辑的节点Q和负逻辑的节点NQ，可进行向内部电路14b的连接的切换。数据处理电路14的输入部14a具有与图7的缓冲电路12同等的功能，内部电路14b具有与图7的数据处理电路13同等的功能。
现对如上构成的半导体装置进行说明。
在数据处理电路14中，在输入部14a的节点Q连接于内部电路14b情况下，当掩模ROM11的输出为“L”时，对数据处理电路14的内部电路14b输入“L”，当掩模ROM11的输出为“H”时，对数据处理电路13的内部电路14b输入“H”。
此外，在输入部14a的节点NQ连接于内部电路14b情况下，当掩模ROM11的输出为“L”时，对数据处理电路14的内部电路14b输入“H”，当掩模ROM11的输出为“H”时，对数据处理电路14的内部电路14b输入“L”。
根据本实施例，通过切换数据处理电路14的输入部14a的节点Q或节点NQ与内部电路14b的输入的连接，能改变图9的掩模ROM中的数据的“0”或“1”和存储单元Mij(i＝1～m，j＝1～n)的漏极连接于、或非连接于位线BLj(j＝1～n)的关系。其结果是，能使存储单元Mij(i＝1～m，j＝1～n)的漏极连接于位线BLj(j＝1～n)的数目变少。由此，能够防止由布线的多层化和微细化引起的成品率的下降。因此，在不能使用本发明的第1～第3实施例的半导体装置(掩模ROM)的情况下，用上述方法也能获得同等的效果。
在本实施例中，最好是存储单元Mij的漏极与位线BLj的连接/非连接通过电连接漏极与位线之间的第1接触部(Via部)的形成/非形成而进行，数据处理电路14的输入部14a的输出端Q或NQ与内部电路14b的连接通过电连接输出端Q或NQ与内部电路14b的输入端子之间的第2接触部(Via部)的形成而进行，第1接触部与第2接触部通过同一工序形成。由此，即使存储数据在存储单元Mij的漏极连接位线BLj的工序中决定，此外即使发生了变更，也能够以同一工序进行逻辑的变更和存储单元Mij的漏极与位线BLj的连接。其结果是，能够使连接存储单元Mij的漏极与位线BLj的接触部变少。
本发明的半导体装置具有使掩模ROM的存储单元与位线的连接变少的手法，作为防止由制造工艺的布线的多层化和微细化引起的成品率的下降的手法是有用的。此外，在测试时具有使读出放大器的输入固定的手法，对于掩模ROM的存储数据和存储单元与位线的连接的关系的确认也是有用的。

Claims (10)

1.一种半导体装置，其特征在于，具备：多条位线；多条字线，分别与上述位线交叉配置；多个存储单元晶体管，配置于上述多条位线与上述多条字线的各交叉点，通过分别将栅极连接于上述字线并使漏极与上述位线连接或非连接来存储不同的数据；字线选择电路，从上述多条字线中选择一条字线；位线选择电路，从上述多条位线中选择一条位线；读出放大器，经由上述位线选择电路，判定上述所选择的位线的电平，以便读出与上述字线选择电路所选择的字线和上述位线选择电路所选择的位线对应的上述存储单元晶体管的数据；数据保持电路，输入上述读出放大器的输出，具有正逻辑和负逻辑的2个输出端子；以及输出电路，将输入端子连接于上述数据保持电路的2个输出端子中的任一输出端子上。
2.如权利要求1所述的半导体装置，其特征在于，
上述存储单元晶体管的漏极与上述位线的连接/非连接通过电连接上述漏极与上述位线之间的第1接触部的形成/非形成而进行，上述数据保持电路的一个输出端子与上述输出电路的输入端子的连接通过电连接上述一个输出端子与上述输出电路的输入端子之间的第2接触部的形成而进行，上述第1接触部与上述第2接触部通过同一工序形成。
3.如权利要求1所述的半导体装置，其特征在于，
设有测试端子，当在上述测试端子输入了测试信号时成为将上述读出放大器的输入固定于接地电位或电源电位。
4.如权利要求1所述的半导体装置，其特征在于，
设有充电电路，通过将连接于上述读出放大器的输入上的第1节点充电至电源电位，将从上述第1节点经由上述位线选择电路并用上述位线选择电路所选择的位线充电至电源电位，
设有测试端子和控制电路，在该控制电路中，当在上述测试端子输入了测试信号时，禁止上述充电电路引起的上述第1节点的充电，并将连接于上述读出放大器的输入上的上述第1节点固定于接地电位。
5.如权利要求1所述的半导体装置，其特征在于，
设有充电电路，通过将连接于上述读出放大器的输入上的第1节点充电至电源电位，将从上述第1节点经由上述位线选择电路并用上述位线选择电路所选择的位线充电至电源电位，
设有测试端子和控制电路，在该控制电路中，当在上述测试端子输入了测试信号时，禁止上述位线选择电路引起的上述位线的选择。
6.如权利要求1所述的半导体装置，其特征在于，
设有充电电路，通过将连接于上述读出放大器的输入上的第1节点充电至电源电位，将从上述第1节点经由上述位线选择电路并用上述位线选择电路所选择的位线充电至电源电位，
设有测试端子和控制电路，在该控制电路中，当在上述测试端子输入了测试信号时，禁止上述字线选择电路引起的上述字线的选择。
7.一种半导体装置，其特征在于，具备：
存储部，具有：多条位线；多条字线，分别与上述位线交叉配置；多个存储单元晶体管，配置于上述多条位线与上述多条字线的各交叉点，通过分别将栅极连接于上述字线并使漏极与上述位线连接或非连接来存储不同的数据；字线选择电路，从上述多条字线中选择一条字线；位线选择电路，从上述多条位线中选择一条位线；读出放大器，经由上述位线选择电路，判定上述所选择的位线的电平，以便读出与上述字线选择电路所选择的字线和上述位线选择电路所选择的位线对应的上述存储单元晶体管的数据；数据保持电路，输入上述读出放大器的输出；以及输出电路，输入上述数据保持电路的输出；
缓冲电路，输入上述存储部的上述输出电路的输出，具有正逻辑和负逻辑的2个输出端子；以及
数据处理电路，将输入端子连接于上述缓冲电路的2个输出端子中的任一输出端子上。
8.如权利要求7所述的半导体装置，其特征在于，
上述存储单元晶体管的漏极与上述位线的连接/非连接通过电连接上述漏极与上述位线之间的第1接触部的形成/非形成而进行，上述缓冲电路的一个输出端子与上述数据处理电路的输入端子的连接通过电连接上述一个输出端子与上述数据处理电路的输入端子之间的第2接触部的形成而进行，上述第1接触部与上述第2接触部通过同一工序形成。
9.一种半导体装置，其特征在于，具备：
存储部，具有：多条位线；多条字线，分别与上述位线交叉配置；多个存储单元晶体管，配置于上述多条位线与上述多条字线的各交叉点，通过分别将栅极连接于上述字线并使漏极与上述位线连接或非连接来存储不同的数据；字线选择电路，从上述多条字线中选择一条字线；位线选择电路，从上述多条位线中选择一条位线；读出放大器，经由上述位线选择电路，判定上述所选择的位线的电平，以便读出与上述字线选择电路所选择的字线和上述位线选择电路所选择的位线对应的上述存储单元晶体管的数据；数据保持电路，输入上述读出放大器的输出；以及输出电路，输入上述数据保持电路的输出；以及
数据处理部，包括：输入电路，输入上述存储部的上述输出电路的输出，具有正逻辑和负逻辑的2个输出端子；以及数据处理电路，将输入端子连接于上述输入电路的2个输出端子中的任一输出端子上。
10.如权利要求9所述的半导体装置，其特征在于，
上述存储单元晶体管的漏极与上述位线的连接/非连接通过电连接上述漏极与上述位线之间的第1接触部的形成/非形成而进行，上述数据处理部的上述输入电路的一个输出端子与上述数据处理电路的输入端子的连接通过电连接上述一个输出端子与上述数据处理电路的输入端子之间的第2接触部的形成而进行，上述第1接触部与上述第2接触部通过同一工序形成。
CN200510003622.0A 2004-01-07 2005-01-07 半导体装置 Pending CN1641794A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2185/2004 2004-01-07
JP2004002185A JP2005196875A (ja) 2004-01-07 2004-01-07 半導体装置

Publications (1)

Publication Number Publication Date
CN1641794A true CN1641794A (zh) 2005-07-20

Family

ID=34817479

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510003622.0A Pending CN1641794A (zh) 2004-01-07 2005-01-07 半导体装置

Country Status (4)

Country Link
US (1) US7110307B2 (zh)
JP (1) JP2005196875A (zh)
CN (1) CN1641794A (zh)
TW (1) TWI283409B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7782648B2 (en) 2006-09-28 2010-08-24 Sanyo Electric Co., Ltd. Fuse reading circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61255035A (ja) 1985-05-08 1986-11-12 Seiko Epson Corp 半導体記憶装置
JPH0434799A (ja) 1990-05-31 1992-02-05 Sanyo Electric Co Ltd 読み出し専用メモリ
JPH06176592A (ja) 1992-12-02 1994-06-24 Nec Corp マスクｒｏｍ
KR100323554B1 (ko) * 1997-05-14 2002-03-08 니시무로 타이죠 불휘발성반도체메모리장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7782648B2 (en) 2006-09-28 2010-08-24 Sanyo Electric Co., Ltd. Fuse reading circuit
CN101154467B (zh) * 2006-09-28 2012-10-17 三洋电机株式会社 熔丝读出电路

Also Published As

Publication number Publication date
US7110307B2 (en) 2006-09-19
TW200529240A (en) 2005-09-01
US20060002212A1 (en) 2006-01-05
TWI283409B (en) 2007-07-01
JP2005196875A (ja) 2005-07-21

Similar Documents

Publication Publication Date Title
CN1269137C (zh) 半导体存储器件
CN1499517A (zh) 非易失性半导体存储装置
CN1119812C (zh) 半导体存储器
CN1694327A (zh) 保险丝电路
CN1967719A (zh) 电源电平升高的可编程逻辑器件存储器单元
CN1510690A (zh) 半导体存储器设备及数据写入方法
CN1647207A (zh) 使用可变电阻存储元件的存储装置及用于该装置的参考电阻值确定方法
CN1992082A (zh) 用于存储多值数据的非易失性半导体存储器
CN100338684C (zh) 可在电源电压相异的两个系统中使用的半导体装置
CN1269139C (zh) 半导体存储器
CN1227668C (zh) 半导体存储器件以及在该器件中选择多条字线的方法
CN1945735A (zh) 半导体存储装置及电子设备
CN1178093C (zh) 用于驱动液晶的集成电路
CN1477647A (zh) Rom单元及其编程方法和布局方法以及rom器件
CN1771722A (zh) 固态摄像装置和摄像方法
CN1967720A (zh) 半导体存储器件及其控制方法
CN1397951A (zh) 半导体存储器以及驱动半导体存储器的方法
CN1144230C (zh) 带有小规模电路冗余解码器的半导体存储器件
CN1351377A (zh) 电压转换电路
CN1402354A (zh) 半导体存储装置
CN1169029A (zh) 半导体存储器及其制造方法
CN1485910A (zh) 半导体器件
CN1230751A (zh) 半导体存储器件
CN101038791A (zh) 半导体存储装置
CN1697184A (zh) 半导体存储装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication