CN1638262A - 电压控制振荡器以及具有其的锁相环 - Google Patents
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Abstract
本发明揭示一种电压控制振荡器以及具有其的锁相环电路，其利用一单位延迟单元中具有不同相位的两个输出端子的特性，通过将漏入一接地电压端子的电荷用于一输出驱动操作来降低功率消耗。该电压控制振荡器包括多个串联连接的单位延迟单元。每个单位延迟单元包含一差动放大单元与一输出驱动单元。该差动放大单元比较具有不同相位的多个输入电压并放大该比较结果。该输出驱动单元连接至该差动放大单元的两个输出端子，并使用两个输出端子之一的电位驱动另一输出端子的输出电压。
Description
技术领域
本发明一般涉及一种电压控制振荡器以及具有其的锁相环电路，更明确地，涉及一种利用一单位延迟单元中具有不同相位的两个输出端子的特性，通过将漏入一接地电压端子的电荷用于一输出驱动操作来降低功率消耗的技术。
背景技术
一般而言，电压控制振荡器是通过调整电压来获得所需输出频率的电路。
图1是说明传统电压控制振荡器的单位延迟单元的电路图。
该传统电压控制振荡器的单位延迟单元包含PMOS晶体管PM1与PM2以及NMOS晶体管NM1至NM3。
该NMOS晶体管NM1与NM2分别通过差动输入电压VIN与VINB来控制。当输入电压VIN大于输入电压VINB时，该NMOS晶体管NM1导通并强于NMOS NM2。
在具有一差动结构的上述单位延迟单元中，因为两个输出端子的输出电压VOUT与VOUTB仅根据功率电压VDD而输出，故功率消耗变大，并且当功率电压VDD的电平变低时，输出电压VOUT与VOUTB变为不稳定。
因此，在具有上述单位延迟单元的电压控制振荡器中，功率消耗变大，从而很容易因为功率不足而产生噪声。
发明内容
因此，本发明的一个目的是，即使当功率电压变低时，也通过使用漏入一差动结构式电压控制振荡器的单位延迟单元的两个输出端子的接地电压端子的电荷而稳定地驱动每个输出信号，来降低功率消耗并防止噪声。
本发明的另一目的是提供具有上述电压控制振荡器的锁相环电路。
在一实施例中，电压控制振荡器包括串联连接的多个单位延迟单元。每个单位延迟单元包含一差动放大单元与一输出驱动单元。该差动放大单元比较具有不同相位的多个输入电压，并放大该比较结果。该输出驱动单元连接至该差动放大单元的两个输出端子，并使用两个输出端子之一的电位驱动另一输出端子。
在一实施例中，一锁相环电路包含一相位比较单元、一电荷泵与一电压控制振荡器。该相位比较单元比较输入频率与输出频率之间的相位差，以根据该相位差输出一信号。该电荷泵从该相位比较单元接收输出信号以泵浦电荷。包含多个单位延迟单元的该电压控制振荡器从该电荷泵接收输出信号，以调整该频率，并输出所需的频率。此处，其中该单位延迟单元包含：差动放大单元，用于比较具有不同相位的多个输入电压并放大该比较结果；以及输出驱动单元，其连接至差动放大单元的两个输出端子，用于使用其中一个输出端子的电位来驱动另一输出端子的输出电压。
附图说明
在阅读下面的详细说明并参考附图后，本发明的其他方面与优点将变得清楚，其中：
图1是说明传统单位延迟单元的电路图；
图2是说明根据本发明一实施例的电压控制振荡器的图；
图3是说明图2的单位延迟单元的电路图；以及
图4是说明具有图2的电压控制振荡器的锁相环电路的方块图。
图中主要标号说明如下：
400电压控制振荡器
40单位延迟单元
41输出驱动单元
100相位频率检测器
200电荷泵
300低通滤波器
400电压控制振荡器
500除法器
600预定标器
具体实施方式
以下将参考附图详细说明本发明。
图2说明根据本发明一具体实施例的电压控制振荡器的图。
该电压控制振荡器400包括串联连接的多个单位延迟单元40，其中最终单位延迟单元的输出端子连接至第一单位延迟单元的输入端子。此结构是反馈结构。此处，因为随着单位延迟单元40的数目变大，噪声特性降级，故在图2的具体实施例中包含4个单位延迟单元40。
图3说明图2的单位延迟单元40的电路图。
该单位延迟单元40包含：形成一差动放大结构的PMOS晶体管PM3至PM8与NMOS晶体管NM4至NM6，以及一连接至该差动放大结构的两个输出端子的输出驱动单元41。
PMOS晶体管PM3至PM8与NMOS晶体管NM4至NM6比较具有不同相位的两个输入电压VIN、VINB并放大该比较结果。
该PMOS晶体管PM3至PM6降低功率电压VDD，其用作一负载单元，用于将降低的功率电压VDD施加于PMOS晶体管PM7与PM8的源极。该NMOS晶体管NM6通过一电压控制信号VN来控制并具有一连接至该NMOS晶体管NM4与NM5的源极的漏极，以及一连接至接地电压VSS端子的源极。
该NMOS晶体管NM4与该PMOS晶体管PM7串联连接于该PMOS晶体管PM3至PM6的漏极与该NMOS晶体管NM6的漏极之间，并响应于该输入电压VIN而决定一节点N1的电位。
该NMOS晶体管NM5与该PMOS晶体管PM8串联连接于该PMOS晶体管PM3至PM6的漏极与该NMOS晶体管NM6的漏极之间，并响应于该输入电压VINB而决定节点N2的电位。
输出驱动单元41包含NMOS晶体管NM7与NM8，其漏极与源极连接至该差动放大结构的两个输出端子。
当响应于该输入电压VIN而输出输出电压VOUTB时，尽管功率电压VDD的电平变低，但NMOS晶体管NM7将节点N1中的电荷流入节点N2，以保持输出电压VOUTB。同时，尽管功率电压VDD的电平变低，但NMOS晶体管NM8(其由输入电压VINB来控制)将节点N2中的电荷流入节点N1，以保持输出电压VOUT的电平。
因此，根据本发明具体实施例的单位延迟单元40不仅使用功率电压VDD而且使用两个输出端子中相反输出端子的电荷来保持另一输出端子的输出驱动功率，以使该单位延迟单元40提供稳定的输出电压VOUT与VOUTB，尽管功率电压VDD变低。
下文说明单位延迟单元40的操作。
当输入该差动放大结构的一输入端子的输入电压VIN相对大于该差动放大结构的另一输入端子的输入电压VINB时，NMOS晶体管NM4导通并强于NMOS晶体管NM5，并且PMOS晶体管PM8导通并强于PMOS晶体管PM7。此处，NMOS晶体管NM7与NM8截止。
当输入电压VIN从「高」转到「低」时，输出电压VOUT则从「低」转到「高」。结果，当输入电压VINB从「低」转到「高」时，NMOS晶体管NM8导通，故将输出电压VOUTB端子的节点N2的电荷提供至节点N1，以帮助输出电压VOUT的输出驱动操作。
因为单位延迟单元40的输出电压VOUT使用从相反输出端子的节点N2提供的电荷，故可使用从功率电压VDD线提供的少量电荷来驱动输出电压VOUT，从而降低功率消耗。
另一方面，当输入电压VIN相对小于输入电压VINB时，NMOS晶体管NM5导通并强于NMOS晶体管NM4，并且PMOS晶体管PM7导通并强于PMOS晶体管PM8。此处，NMOS晶体管NM7与NM8截止。
当输入电压VIN从「低」转到「高」时，NMOS晶体管NM7导通，故将节点N1的电荷提供给节点N2。因为使用从节点N1提供的电荷将输出电压VOUTB从「低」驱动至「高」，故可使用从功率电压VDD线提供的少量电荷将输出电压VOUTB从「低」驱动至「高」，从而降低功率消耗。
因此，可通过多个经改善的单位延迟单元来降低电压控制振荡器的功率消耗。
图4是说明具有图2的电压控制振荡器的锁相环电路的方块图。在具体实施例中，锁相环电路(下文缩写为「PLL」)包含相位频率检测器100(下文缩写为「PFD」)、电荷泵200、低通滤波器300(下文缩写为「LPF」)、电压控制振荡器400(下文缩写为「VCO」)、除法器500与预定标器(prescaler)600。
PFD 100比较输入频率信号fi与从VCO 400输出的输出频率信号f0的相位差，并响应于该比较结果而产生升高信号UP与降低信号DOWN。该电荷泵200从PFD 100接收该升高信号UP与该降低信号DOWN，并输出控制信号用于控制该VCO 400。
LPF 300滤波从电荷泵200接收的信号。VCO 400控制从LPF 300所接收信号的电压，以控制输出频率信号f0。除法器500与预定标器600分割输出频率信号f0。
可将上述电压控制振荡器施加于抖动移除电路与时钟恢复电路以及PLL。
如上所述，根据本发明具体实施例的电压控制振荡器与具有其的锁相环电路，通过使用另一输出端子的电荷稳定地驱动输出电压而降低功率消耗并防止噪声，尽管当驱动具有差动放大结构的单位延迟单元中的两个输出端子之一时，功率电压电平变低。
虽然本发明容许各种修改与替代形式，但特定具体实施例已通过范例的方式显示于附图中并且详细说明于本文中。然而，应了解，本发明不限于所揭示的特定形式。而是，本发明覆盖属于如权利要求所定义的本发明精神与范围内的所有修改、等效与替代。
Claims (13)
1.一种电压控制振荡器，其包括串联连接的多个单位延迟单元，每个单位延迟单元包含：
一差动放大单元，其用于比较具有不同相位的多个输入电压，并放大该比较结果；以及
一输出驱动单元，其连接至该差动放大单元的两个输出端子，用于以两个输出端子之一的电位来驱动另一输出端子之一输出电压。
2.如权利要求1的电压控制振荡器，其中该输出驱动单元包含：
第一驱动单元，其响应于具有不同相位的该多个输入电压之一，而以两个输出端子的第一输出端子的电荷来驱动两个输出端子的第二输出端子的输出电压；以及
第二驱动单元，其响应于具有不同相位的该多个输入电压的另一输入电压，而以该第二输出端子的电荷来驱动该第一输出端子的输出电压。
3.如权利要求2的电压控制振荡器，其中该第一驱动单元与该第二驱动单元是NMOS晶体管。
4.如权利要求1的电压控制振荡器，其中该差动放大单元包含：
第一与第二NMOS晶体管以及第一与第二PMOS晶体管，其接收该多个输入电压并响应于该多个输入电压的差异而开关；
电流源单元，其连接于接地电压端子与该第一与第二NMOS晶体管的源极之间，用于响应于外部输入的电压控制信号，控制在该第一与第二NMOS晶体管中流动的电流总量；以及
负载单元，其连接于功率电压端子与该第一与第二PMOS晶体管的源极之间。
5.如权利要求1的电压控制振荡器，其中该单位延迟单元由偶数个单元形成。
6.如权利要求1的电压控制振荡器，其中该电压控制振荡器是环型。
7.一种锁相环电路，其包含：
一相位比较单元，其用于比较输入频率与输出频率之间的相位差，以根据该相位差输出一信号；
一电荷泵，其用于从该相位比较单元接收输出信号以泵浦电荷；以及
一电压控制振荡器，其包含多个单位延迟单元，其用于从该电荷泵接收输出信号，以调整频率，并输出所需的频率；并且
其中该单位延迟单元包含：
一差动放大单元，其用于比较具有不同相位的多个输入电压，并放大该比较结果；以及
一输出驱动单元，其连接至该差动放大单元的两个输出端子，用于以其中一个输出端子的电位来驱动另一输出端子的输出电压。
8.如权利要求7的锁相环电路，其中该输出驱动单元包含：
第一驱动单元，其响应于该多个输入电压之一，而以两个输出端子的第一输出端子的电荷来驱动两个输出端子的第二输出端子的输出电压；以及
第二驱动单元，其响应于该多个输入电压的另一输入电压，而以该第二输出端子的电荷来驱动该第一输出端子的输出电压。
9.如权利要求8的锁相环电路，其中该第一驱动单元与该第二驱动单元是NMOS晶体管。
10.如权利要求7的锁相环电路，其中该差动放大单元包含：
第一与第二NMOS晶体管以及第一与第二PMOS晶体管，其接收该多个输入电压并响应于该多个输入电压的差异而开关；
电流源单元，其连接于接地电压端子与该第一与第二NMOS晶体管的源极之间，用于响应于外部输入的电压控制信号，控制在该第一与第二NMOS晶体管中流动的电流总量；以及
负载单元，其连接于功率电压端子与该第一与第二PMOS晶体管的源极之间。
11.如权利要求7的锁相环电路，其中该单位延迟单元由偶数个单元形成。
12.如权利要求7的锁相环电路，其中该电压控制振荡器是环型。
13.如权利要求7的锁相环电路，其进一步包含：
低频滤波器，其用于滤波来自该电荷泵的输出信号；以及
预定标器与除法器，其分割来自该电压控制振荡器的输出频率。
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