CN102035471A

CN102035471A - 电压控制振荡器

Info

Publication number: CN102035471A
Application number: CN2011100012679A
Authority: CN
Inventors: 李永胜; 邢恩皓
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2011-01-05
Filing date: 2011-01-05
Publication date: 2011-04-27
Anticipated expiration: 2031-01-05
Also published as: CN102035471B

Abstract

本发明公开一种电压控制振荡器，包括一控制信号调整器以及环型连结的多个延迟单元。控制信号调整器接收一第一控制信号以产生一第二控制信号，并于该第一控制信号小于一晶体管临界电位时升压转换以产生该第二控制信号。这些延迟单元则在第一以及第二控制信号的控制下产生一振荡信号。上述延迟单元各自包括：第一组以及第二组电流控制晶体管。第一组电流控制晶体管各自以一控制端接收第一控制信号。第二组电流控制晶体管各自以一控制端接收第二控制信号。第一组以及第二组电流控制晶体管用于一同决定振荡信号的一振荡频率。

Description

电压控制振荡器

技术领域

本发明涉及一种电压控制振荡器(voltage control oscillator)。

背景技术

电压控制振荡器是根据一控制电压调整所产生的一振荡信号的一振荡频率。

在传统电压控制振荡器中，低电压电平的控制电压通常无法使之产生振荡信号。图1图解其中一种状况，其中以横轴为上述控制电压(标号为VCNT)、并以纵轴为上述振荡频率(标号fout)。如图所示，控制电压VCNT对振荡频率fout的影响存在一不作用区间102。当控制电压VCNT的电位落入该不作用区域102时，振荡频率fout没有回应，振荡器不作用。

发明内容

本发明公开一种电压控制振荡器，其中包括一控制信号调整器以及环型连结的多个延迟单元。该控制信号调整器接收一第一控制信号以产生一第二控制信号，并于该第一控制信号小于一晶体管临界电位时升压转换该第一控制信号以产生该第二控制信号。环形连结的这些延迟单元则在该第一以及该第二控制信号的控制下产生一振荡信号。

上述延迟单元各自包括：第一组以及第二组电流控制晶体管。第一组电流控制晶体管各自以一控制端接收该第一控制信号。第二组电流控制晶体管，各自以一控制端接收该第二控制信号。上述第一组以及第二组电流控制晶体管用于一同决定该振荡信号的一振荡频率。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图示，详细说明如下。

附图说明

图1图解传统电压控制振荡器的作用，其中以横轴表示一控制信号VCNT且以纵轴表示传统电压控制振荡器所产生的振荡信号的振荡频率fout；

图2以一方块图图解根据本发明的实施方式所实现的一电压控制振荡器；

图3图解图2所述控制信号调整器202的一种实施方式；

图4图解图2的延迟单元(2041、2042与2043)的一种实施方式；以及

图5图解根据本发明一种实施方式所实现的一电压控制振荡器的作用，其中以横轴表示第一控制信号VCNT1且以纵轴表示振荡频率fout。

【主要元件符号说明】

102～不作用区间；

200～电压控制振荡器；202～控制信号调整器；

204_1...204_3～延迟单元；

300～控制信号调整器；302～电流-电压转换单元；

304～偏压电路；

400～延迟单元； 402～差动输入输出电路；

C～电容； D～漏极

fout～振荡频率； G～栅极；

Mn1...Mn4～第一...第四N沟道晶体管；

Mp1...Mp6～第一...第六P沟道晶体管；

n1～电流源I的输出端；

I～电流源；

R1、R2～电阻； S～源极；

Vb～偏压电位； VCNT～控制信号；

VCNT1、VCNT2～第一、第二控制信号；

VDD～电源电位；

Vpi1...Vpi3、Vpik～第一差动输入端；

Vpo1...Vpo3、Vpok～第一差动输出端；

Vni1...Vni3、Vnik～第二差动输入端；

Vno1...Vno3、Vnok～第二差动输出端；以及

Vout～振荡信号。

具体实施方式

图2以一方块图图解根据本发明一种实施方式所实现的一电压控制振荡器200。电压控制振荡器200包括一控制信号调整器202以及环型连结的多个延迟单元204_1...204_3。

控制信号调整器202接收一第一控制信号VCNT1以产生一第二控制信号VCNT2，并于该第一控制信号VCNT1小于启动晶体管动作所需的一晶体管临界电位(transistor threshold voltage)时升压转换该第一控制信号VCNT1以产生该第二控制信号VCNT2。

这些延迟单元204_1...204_3在该第一以及该第二控制信号VCNT1以及VCNT2的控制下产生一振荡信号Vout。本发明在延迟单元204_1...204_3中有特殊设计，使各个延迟单元除了受第一控制信号VCNT1影响外，更受第二控制信号VCNT2影响而动作。以每一个延迟单元为例，其中包括两组电流控制晶体管。第一组电流控制晶体管各自具有一控制端接收该第一控制信号VCNT1，第二组电流控制晶体管各自具有一控制端接收该第二控制信号VCNT2，且第一组以及第二组电流控制晶体管会一同影响振荡信号Vout的一振荡频率。

图3图解图2所述控制信号调整器202的一种实施方式。控制信号调整器300包括一电流源I、一第一P沟道晶体管Mp1、一第二P沟道晶体管Mp2以及一电流-电压转换单元302。第一P沟道晶体管Mp1具有一源极S耦接电流源I的一输出端n1、一漏极D接地、以及一栅极G耦接上述第一控制信号VCNT1。第二P沟道晶体管Mp2具有一源极S耦接电流源I的输出端n1、一栅极G由一偏压电路304控制、以及一漏极D。电流-电压转换单元302对该第二P沟道晶体管Mp2的漏极D所流出的电流进行转换，以产生上述第二控制信号VCNT2。

在图3所示实施方式中，电流-电压转换单元302包括耦接第二P沟道晶体管Mp2漏极D的一电阻R1，且该电阻R1的另一端接地。电阻R1用以产生压差作为该第二控制信号VCNT2。此外，如图所示，电流-电压转换单元302还可包括耦接该第二P沟道晶体管Mp2该漏极D的一电容C，且该电容C的另一端接地。电容C提供稳压功能。

偏压电路304是设计来恒导通该第二P沟道晶体管Mp2。例如，在图中所示实施方式中(电流源I由一电源电位VDD驱动)，偏压电路304是以一分压器实现，其中包括两个等量电阻R2，用以产生该电源电位VDD的一半值VDD/2作为偏压电位Vb。偏压电位Vb将施加于该第二P沟道晶体管Mp2的栅极G上，以恒导通第二P沟道晶体管Mp2。

上述偏压电路304也可使用多个电阻值不同的电阻来实践。上述电流源I的供电电流、电阻R1的电阻值、电容C的电容值、以及偏压电位Vb...等实际设定可交由使用者视实际应用设计；目的是在第一控制信号VCNT1小于晶体管临界电位的状态下，使第二P沟道晶体管Mp2的漏极D所供应的电流得以转换成较高电平的第二控制信号VCNT2。

必须声明的是，图3所公开的控制信号调整器300仅是用来帮助了解本发明内容，并非意图限定所公开的控制信号调整器的实现方式。任何具有同样功效的电路或模块都可用来实现本申请所述的控制信号调整器。

图4则图解图2的延迟单元(204_1、204_2与204_3)的一种实施方式，所示电路是关于单一个延迟单元。延迟单元400采用的是差动延迟技术，又可称为差动延迟单元(differential delay cell)。图中所示电路可用于实现环状连结的多个延迟单元内任何一级的延迟单元，以下讨论以标号k代表延迟单元所属级数，k为一整数。

在所示延迟单元400中，包括有一差动输入输出电路402。差动输入输出电路402包括：一第三P沟道晶体管Mp3、一第四P沟道晶体管Mp4、一第五P沟道晶体管Mp5以及一第六P沟道晶体管Mp6。第三P沟道晶体管Mp3具有一栅极G作为一第一差动输入端Vpik(其中标号k代表是第k级延迟单元)、一源极S耦接一电源电位VDD、以及一漏极D。第四P沟道晶体管Mp4具有一栅极G作为一第二差动输入端Vnik(其中标号k代表是第k级延迟单元)、一源极S耦接电源电位VDD、以及一漏极D。第五P沟道晶体管Mp5具有一栅极G耦接该第四P沟道晶体管Mp4的该漏极D作为一第一差动输出端Vpok(其中标号k代表是第k级延迟单元)、一源极S耦接该电源电位VDD、以及一漏极D耦接该第三P沟道晶体管Mp3的该漏极D。第六P沟道晶体管Mp6具有一栅极G耦接该第三P沟道晶体管Mp3的该漏极D作为一第二差动输出端Vnok、一源极S耦接该电源电位VDD、以及一漏极D耦接该第四P沟道晶体管Mp4的该漏极D。

关于环型连结结构，每一级的延迟单元的第一以及第二差动输出端是分别耦接至下一级的延迟单元的上述第一以及第二差动输入端。参考图2，延迟单元204_1的第一以及第二差动输入端Vpi1以及Vni1是分别接收延迟单元204_3的第一以及第二差动输出端Vpo3以及Vno3的信号；延迟单元204_2的第一以及第二差动输入端Vpi2以及Vni2是分别接收延迟单元204_1的第一以及第二差动输出端Vpo1以及Vno1的信号；且延迟单元204_3的第一以及第二差动输入端Vpi3以及Vni3是分别接收延迟单元204_2的第一以及第二差动输出端Vpo2以及Vno2的信号。如此环型连结结构以延迟单元204_3的第一差动输出端Vpo3供应所述振荡信号Vout。请注意，纵然图2环型连结结构仅采用三级延迟单元，但并不限定仅能以三级延迟单元实现，也可采用其他数量的延迟单元实现。

回到图4的延迟单元400电路，第三、第四、第五以及第六P沟道晶体管Mp3、Mp4、Mp5以及Mp6的漏极D还与所公开的第一组以及第二组电流控制晶体管耦接，详细结构叙述如下。

在延迟单元400中，一第一N沟道晶体管Mn1以及一第二N沟道晶体管Mn2形成第一组电流控制晶体管，且一第三N沟道晶体管Mn3以及一第四N沟道晶体管Mn4形成第二组电流控制晶体管。

关于第一组电流控制晶体管，结构如下。第一N沟道晶体管Mn1具有一栅极G接收第一控制信号VCNT1、一源极S接地、以及一漏极D耦接该第三以及该第五P沟道晶体管Mp3以及Mp5的上述漏极D。第二N沟道晶体管Mn2具有一栅极G接收第一控制信号VCNT1、一源极S接地、以及一漏极D耦接该第四以及该第六P沟道晶体管Mp4以及Mp6的上述漏极D。在第一控制信号VCNT1的作用下，第一以及第二N沟道晶体管Mn1以及Mn2贡献电流以充放电所示延迟单元400内的杂散电容，进而影响环型连结的多个延迟单元所产生的振荡信号(如图2Vout)的振荡频率。

关于第二组电流控制晶体管，结构如下。第三N沟道晶体管Mn3具有一栅极G接收该第二控制信号VCNT2、一源极S接地、以及一漏极D耦接该第三以及该第五P沟道晶体管Mp3以及Mp4的上述漏极D。第四N沟道晶体管Mn4具有一栅极G接收该第二控制信号VCNT2、一源极S接地、以及一漏极D耦接该第四以及该第六P沟道晶体管Mp4以及Mp6的上述漏极D。在第二控制信号VCNT2的作用下，第三以及第四N沟道晶体管Mn3以及Mn4同样也贡献电流充放电所示延迟单元400内的杂散电容，进而影响环型连结的多个延迟单元所产生的振荡信号(如图2Vout)的振荡频率。

参考图4所公开的延迟单元，即使第一控制信号VCNT1的电平过低，不足以启动第一组电流控制晶体管(包括第一以及第二N沟道晶体管Mn1以及Mn2)，第二组电流控制晶体管(包括第三以及第四N沟道晶体管Mn3以及Mn4)仍可被电平较第一控制信号VCNT1高的第二控制信号VCNT2启动，使延迟单元400动作。因此，图1所示的不作用区间102将被改善。图5图解根据本申请一种实施方式所实现的一电压控制振荡器的效果；横轴为第一控制信号VCNT1，纵轴为振荡信号Vout的振荡频率fout。如图所示，图5不存在图1所示的「不作用区间102」。本申请所公开的电压控制振荡器极适用于低电源驱动的电路中。此外，第一控制信号VCNT1与振荡频率fout的关系较为线性。与传统技术相较，本申请所公开的电压控制振荡器可大幅压制振荡信号Vout的抖动(jitter)问题。

虽然上述例子主要是采差动延迟技术，但是，并不限定本发明一定要用在采用差动延迟技术的应用中。任何其他形式的延迟单元，也可能依照本发明所公开的精神进行改良，达到同样的效果。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为准。

Claims

1.一种电压控制振荡器，包括：

一控制信号调整器，接收一第一控制信号以产生一第二控制信号，并于该第一控制信号低于一晶体管临界电位时升压转换该第一控制信号以产生该第二控制信号；以及

环型连结的多个延迟单元，在该第一以及该第二控制信号的控制下产生一振荡信号，其中，上述延迟单元各自包括：

第一组电流控制晶体管，各自以一控制端接收该第一控制信号；以及

第二组电流控制晶体管，各自以一控制端接收该第二控制信号；

其中，上述第一组以及第二组电流控制晶体管用于一同决定该振荡信号的一振荡频率。

2.如权利要求1所述的电压控制振荡器，其中上述控制信号调整器包括：

一电流源；

一第一P沟道晶体管，具有一源极耦接该电流源的一输出端、一漏极耦接一地端、以及一栅极耦接该第一控制信号；

一第二P沟道晶体管，具有一源极耦接该电流源的该输出端、一栅极由一偏压电路控制、以及一漏极；以及

一电流-电压转换单元，对该第二P沟道晶体管的该漏极所流出的电流进行转换，以产生该第二控制信号。

3.如权利要求2所述的电压控制振荡器，其中该电流-电压转换单元包括一电阻，该电阻的一端耦接该第二P沟道晶体管的该漏极且另一端接地，该第二控制信号于该第二P沟道晶体管以及该电阻之间输出。

4.如权利要求3所述的电压控制振荡器，其中该电流-电压转换单元还包括一电容，该电容的一端耦接该第二P沟道晶体管的该漏极且另一端接地。

5.如权利要求2所述的电压控制振荡器，其中该偏压电路恒导通该第二P沟道晶体管。

6.如权利要求2所述的电压控制振荡器，其中：

该电流源由一电源电位驱动；且

该偏压电路包括一分压器，产生该电源电位一半值的一偏压电位给该第二P沟道晶体管的该栅极。

7.如权利要求1所述的电压控制振荡器，其中，各个上述延迟单元还包括耦接上述第一组以及第二组电流控制晶体管的一差动输入输出电路，上述差动输入输出电路包括：

一第三P沟道晶体管，具有一栅极作为一第一差动输入端、一源极耦接一电源电位、以及一漏极；

一第四P沟道晶体管，具有一栅极作为一第二差动输入端、一源极耦接该电源电位、以及一漏极；

一第五P沟道晶体管，具有一栅极耦接该第四P沟道晶体管的该漏极作为一第一差动输出端、一源极耦接该电源电位、以及一漏极耦接该第三P沟道晶体管的该漏极；以及

一第六P沟道晶体管，具有一栅极耦接该第三P沟道晶体管的该漏极作为一第二差动输出端、一源极耦接该电源电位、以及一漏极耦接该第四P沟道晶体管的该漏极。

8.如权利要求7所述的电压控制振荡器，其中：

各个上述延迟单元的上述第一组电流控制晶体管包括：

一第一N沟道晶体管，具有一栅极接收该第一控制信号、一源极耦接一地端、以及一漏极耦接该第三以及该第五P沟道晶体管的上述漏极；以及

一第二N沟道晶体管，具有一栅极接收该第一控制信号、一源极耦接该地端、以及一漏极耦接该第四以及该第六P沟道晶体管的上述漏极；且

各个上述延迟单元的上述第二组电流控制晶体管包括：

一第三N沟道晶体管，具有一栅极接收该第二控制信号、一源极耦接该地端、以及一漏极耦接该第三以及该第五P沟道晶体管的上述漏极；以及

一第四N沟道晶体管，具有一栅极接收该第二控制信号、一源极耦接该地端、以及一漏极耦接该第四以及该第六P沟道晶体管的上述漏极。

9.如权利要求7所述的电压控制振荡器，其中，链接的上述延迟单元中，每一级的延迟单元的上述第一以及第二差动输出端是分别耦接至下一级的延迟单元的上述第一以及第二差动输入端。

10.如权利要求2所述的电压控制振荡器，其中，各个上述延迟单元还包括耦接上述第一组以及第二组电流控制晶体管的一差动输入输出电路，上述差动输入输出电路包括：

一第三P沟道晶体管，具有一栅极作为一第一差动输入端、一源极耦接该电源电位、以及一漏极；

11.如权利要求10所述的电压控制振荡器，其中：

各个上述延迟单元的上述第一组电流控制晶体管包括：

各个上述延迟单元的上述第二组电流控制晶体管包括：

12.如权利要求10所述的电压控制振荡器，其中，链接的上述延迟单元中，每一级的延迟单元的上述第一以及第二差动输出端是分别耦接至下一级的延迟单元的上述第一以及第二差动输入端。