CN1637937A - 半导体存储装置 - Google Patents

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Abstract

一种具有用于储存数据的存储库和作为数据I/O端的端口的半导体存储装置，包含用于传送自端口输入的数据的发送器；用于流过对应于自发送器输出的数据的显现电流的全局数据总线；及用于通过使用电流镜检测显现电流，并将与该检测显现电流对应的数据传送到存储库的接收器，其中，数据总线电压响应显现电流的变动范围窄于电源电压和地之间的差值。

Description

半导体存储装置
发明领域
本发明涉及一种半导体存储装置；具体地，涉及用于检索储存在半导体存储装置的存储库中的数据的设备和方法。
背景技术
一般而言，总线被定义为在系统或装置内部的一些功能块之间的数据路径。而且，半导体存储装置具有两种总线，即局部数据总线和全局数据总线。局部数据总线用在核心区域，如存储库之内，而全局数据总线用作将自数据I/O端口输入的数据传送到核心区域，或将自核心区域输出的数据传送到数据I/O端口的路径。
图1为传统半导体存储装置的数据路径的框图。
如图所示，传统半导体存储装置包含端口14、存储库16、全局数据总线GIO、第一收发器10和第二收发器20。全局数据总线GIO位于端口14和存储库16之间。第一收发器10耦合于端口14和全局数据总线GIO之间，而另一个则耦合于存储库16和全局数据总线GIO之间。
各收发器，如10和20，都具有发送器和接收器。即，第一收发器10包含用于将自端口14输入的数据加载到全局数据总线GIO的第一发送器QTx，和用于将全局数据总线GIO的加载数据传送到端口14的第一接收器QRx。此外，第二收发器20包含用于将自存储库16输出的数据加载到全局数据总线GIO的第二发送器Tx，和用于将全局数据总线GIO的加载数据传送到存储库16的第二接收器Rx。
图2为示于图1的第二发送器Tx和第一接收器QRx的示意图。
如图所示，第二发送器22(Tx)包含两个MOS晶体管。其中之一的MP是具有栅极、漏极和源极的上拉PMOS晶体管：其中，栅极接收来自存储库16的第一输出数据信号aaa；漏极被提供核心电压源VCC；且源极连接到全局数据总线GIO。另一个的MN为具有栅极、漏极和源极的下拉NMOS晶体管：其中，栅极接收自存储库16的第二输出数据信号bbb；漏极被提供接地VSS；及源极连接到全局数据总线GIO和上拉PMOS晶体管MP的源极。此外，第一接收器14(QRx)由一个CMOS反相器INV构成。
再者，就结构而言，第一发送器QTx和第二发送器22相同，而第二接收器Rx和第一接收器14相同。
若第一和第二数据信号aaa和bbb为逻辑低电平，则第二发送器22的上拉晶体管MP导通。因此，全局数据总线GIO被提供逻辑高电平。接着，第一接收器14将全局数据总线GIO的逻辑高电平电压反相，输出反相信号，即逻辑低电平电压，作为数据信号ccc。
相较之下，若第一和第二数据信号aaa和bbb为逻辑高电平，则第二发送器22的下拉晶体管MN导通。因此，全局数据总线GIO被提供逻辑低电平。接着，第一接收器14将全局数据总线GIO的逻辑低电平电压反相，输出反相信号，即逻辑高电平电压，作为数据信号ccc。
这里，若第一数据信号aaa为逻辑低电平，而第二数据信号bbb为逻辑高电平，则第二发送器22的输出端为高阻抗(Hi-Z)。但是，当第一数据信号aaa为逻辑高电平，而第二数据信号bbb为逻辑低电平时，则第二发送器22被禁止。
如上所述，上述的操作被应用到第一收发器10的第一发送器QTx和第二收发器20的第二接收器Rx。
典型地，为了增加带宽，全局数据总线GIO包括许多总线。例如，在具有最大带宽的半导体存储装置的双数据率II动态随机存储器中(以下简称DDR2 DRAM)，全局数据总线包含64条总线。
在包含于全局总线中的总线数等于或小于64的情况下，虽然通过全局总线的数据的电压电平在接地和核心电压源VCC之间进行变化，即数据的变动范围很宽，但是电流消耗不是关键问题。换言之，电流消耗不是严重地大。
但是，若包含于全局总线中的总线数超过64，如总线数等于128，256或512，则因为数据的变动范围很宽，所以电流消耗会快速地增加。
发明内容
因此，本发明的目的要提供一种半导体存储装置，用于根据增加全局数据总线中的总线的数量，来使电流消耗最小化。
根据本发明的一个方面，本发明提供一种具有用于储存数据的存储库和作为数据I/O端的端口的半导体存储装置，包含用于传输自端口输入的数据的发送器；用于流过与自发送器输出的数据对应的显现电流的全局数据总线；及用于通过使用电流镜检测显现电流，并将对应于检测显现电流的数据传送到存储库的接收器，其中，响应显现电流的数据总线电压的变动范围窄于电源电压和地之间的差值。
附图说明
根据以下参考附图对本发明的优选实施例所进行的说明，本发明的上述目的和其它的目的与特征将会更明显，其中：
图1为传统半导体存储装置的数据路径的框图；
图2为描述示于图1的发送器和接收器的电路图；
图3为描述根据本发明的发送器和接收器的示意图；及
图4为展示有关示于图3的发送器和接收器的电流消耗的仿真结果的波形图。
具体实施方式
下面，将参考附图详细说明根据本发明的用于根据增加全局数据总线中的总线的数量，最小化电流消耗的半导体存储装置。
图3为描述包含在根据本发明的半导体存储装置中的各收发器的发送器和接收器的示意图。
如图所示，其中有发送器100，和具有电流镜块210和锁存器块220的接收器200。其中，连接在端口和全局数据总线GIO之间的发送器100，用于将自端口输入的数据传输到全局数据总线GIO。此外，为将加载在全局数据总线GIO上的数据传输到存储库，接收器200连接在全局数据总线GIO和存储库之间。
再者，参考图1，发送器100具有响应第一收发器10的第一发送器QTx的功能；且具有电流镜块210和锁存器块220的接收器210具有响应第二收发器20的第二接收器Rx的功能。
发送器100包含第一NMOS晶体管MN1。NMOS晶体管MN1的栅极接收数据信号cdio，NMOS晶体管的漏极连接到地，及NMOS晶体管的源极连接到全局数据总线GIO。其中，第一NMOS晶体管MN1用作下拉驱动器。
在接收器200中，电流镜块210包含用于建立全局数据总线的显现电流的镜像的电流镜212；连接在电流镜212和全局数据总线GIO之间的电流控制块214，用于控制显现电流量；及连接到电流控制块214的开关块216，用于响应数据控制信号cp启动电流镜的输出。其中，电流控制块214由参考电压vrtb控制。
其中，电流镜212包含具有栅极、漏极和源极的第一PMOS晶体管MP1，其中，栅极和漏极为二极管式的连接，而源极则连接到电源电压Vtl；及具有栅极、漏极和源极的第二PMOS晶体管MP2，其中，漏极连接到输出节点，源极连接到电源电压vtl，栅极连接到第一PMOS晶体管MP1的栅极。此外，电流控制块214包含具有栅极、漏极和源极、第二NMPS晶体管MN2，其中，栅极连接到参考电压vrtb，源极连接到第一PMOS晶体管MP1的漏极，而漏极连接到全局数据总线GIO；及具有栅极、漏极和源极的第三NMOS晶体管MN3，其中，栅极连接到参考电压vrtb，源极连接到第二PMOS晶体管MP2的漏极。此外，开关块216包含具有栅极、漏极和源极的第四NMOS晶体管MN4，其中，栅极连接到数据控制信号cp，源极连接到第三NMOS晶体管MN3的漏极，而漏极连接到地vss。
锁存器块220包含由数据控制信号cp和反相数据控制信号cpb控制，用于反相自电流镜块210输出的镜像电压的反相块222；及具有两个回路连接的反相器INV1和INV2，用于锁存反相镜像电压作为数据，以将数据输出到存储库的锁存器224。
详细地，反相块222包含具有栅极、漏极和源极的第三PMOS晶体管MP3，其中，栅极连接到反相数据控制信号cpb，源极连接到电源电压vtl；具有栅极、漏极和源极的第四PMOS晶体管MP4，其中，栅极连接到自电流镜块210输出的镜像电压，源极连接到第三PMOS晶体管MP3的漏极，而漏极连接到锁存器224；具有栅极、漏极和源极的第五NMOS晶体管MN5，其中，栅极连接到数据控制信号cp；漏极连接到地vss；及具有栅极、漏极和源极的第六NMOS晶体管MN6，其中，栅极连接到自电流镜块222输出的镜像电压，漏极连接到第五NMOS晶体管MN5的源极，而源极连接到锁存器224。
简言之，接收器200包含用于建立全局数据总线GIO的显现电流的镜像，以输出镜像电压作为数据的电流镜块210；及用于反相自电流镜块210输出的镜像电压，并锁存反转的镜像电压作为数据，以将数据输出到存储库的锁存器块220。
如上所述，用于检索储存在存储库的数据并将该数据传输到端口的另一个发送器和接收器，具有与发送器100和接收器200相同的结构。
其中，参考电压vrtb为一种直流电压，其基于全局数据总线GIO的长度、操作频率等而具有预定的电平。
图4为展示有关示于图3的发送器100和接收器200的电流消耗的仿真结果的波形图。
数据控制信号cp是在输入指令，如写入或读取指令时的一种具有预定活性周期的高活性脉冲，如1tck(1个外部时钟周期)，
下面，参考图3和图4，详细说明包含在根据本发明的半导体存储装置中的发送器和接收器的操作。
首先，若数据信号cdio是逻辑高电平，则第一NMOS晶体管MN1导通。然后，在全局数据总线GIO上，流过显现电流。即，在一电流路径中产生显现电流，流过源极电压vtl和地vss之间的第一PMOS晶体管MP1、第二NMOS晶体管MN2、全局数据总线GIO和第一NMOS晶体管MN1。其中，响应显现电流在全局总线上提供的电压等于或小于vtl-vtp，即自第一PMOS晶体管MP1的阈值电压减区电源电压vtl的值。结果，通过电流镜212，在第二PMOS晶体管MP2和第三NMOS晶体管MN3之间的输出节点A的镜像电压变成逻辑高电平。
那时，若通过数据控制信号cp导通第四NMOS晶体管MN4，则输出节点A的镜像电压是不稳定的。因此，第二PMOS晶体管MP2的尺寸必须被设计，用于防止输出节点的镜像电压快速减少。
其次，若数据控制信号cp为逻辑高电平，则第三PMOS晶体管MP3和第五NMOS晶体管MN5导通。此时，若镜像电压为逻辑高电平，则第六NMOS晶体管MN6导通，而第一节点B为逻辑低电平。然后，连接到第一节点B的锁存器224保持输出一逻辑高电平，直到数据控制信号cp在下次被激活之后第一节点B的电压电平改变为止。
在数据信号cdio被输入逻辑低电平的另一种情形下，在发送器100中的第一NMOS晶体管MN1截止。结果，在电源电压vtl和地vss之间的电流路径处没有产生显现电流。因此，在电流镜212中的第一和第二PMOS晶体管关闭。此时，若第四NMOS晶体管MN4通过数据控制信号cp导通，则输出节点A的镜像电压下降，即逻辑低电平。
其次，若数据控制信号cp为逻辑高电平，则第三PMOS晶体管MP3和第五NMOS晶体管MN5导通。此时，若镜像电压为逻辑低电平，则第四PMOS晶体管MP4导通，而第一节点B为逻辑高电平。然后，连接到第一节点B的锁存器224保持输出一逻辑低电平，直到数据控制信号cp在下次被激活之后第一节点B的电压电平改变为止。
在接收器200中，电源电压的电平约为1.8V。因此，若数据信号cdio为逻辑高电平，则全局数据总线GIO的电压电平稍高于0V；否则，因为MOS晶体管的阈值电压，所以全局数据总线GIO的电压电平约小于1V。即，在本发明中，提供给全局数据总线GIO的电压电平的变动范围很窄，即约1V。相较之下，在现有技术中，若数据信号的变动范围是从约0V到2V，如示于图4的cdio，则提供给全局数据总线GIO的电压电平的变动范围很宽，即约2V。因此，因为提供给全局数据总线GIO的电压电平的变动范围很窄，所以根据本发明的半导体存储装置可以最小化在全局数据总线GIO的电流消耗。结果，虽然全局数据总线GIO具有超过128条线的许多总线，如256条线或512条线，但是半导体存储装置中的全局数据总线GIO的电流消耗仍可以令人满意。
另一方面，为了减少电流消耗，发送器100可以由上拉驱动器构成，如一个PMOS晶体管，而非下拉驱动器构成，如图3所示的第一NMOS晶体管MN1。但是，在此由上拉驱动器构成发送器100的情形下，上拉驱动器的尺寸应该比下拉驱动器大两倍。因此，上拉驱动器对于半导体存储装置中的发送器而言，并非适当的选择。
此外，参考图1，在图3中所说明的各发送器100和接收器200，也可以应用到连接至存储库的第二收发器20的第二发送器Tx，和连接至端口的第一发送器10的第一接收器QRx中的每一个。
如上所述，根据本发明的半导体存储装置具有使流过全局数据总线的电流量最小化的效应。结果，在半导体存储装置中的全局数据总线具有许多条总线线路，如128，256和512条，多于传统半导体存储装置所具有的总线。
尽管已结合特殊实施例对本发明进行了说明，但是对本专业技术人员来说，很明显在不脱离权利要求中限定的本发明的精神和范围的情况下，可以进行各种不同的变化和修正。

Claims (10)

1.一种半导体存储装置，其具有用于储存数据的存储库和用作数据I/O端的端口，其包含：
用于传送自所述端口输入的数据的发送器；
用于流过一显现电流的全局数据总线，所述显现电流对应于自所述发送器输出的数据；及
一接收器，用于通过使用电流镜检测所述显现电流，并将对应于所述检测显现电流的数据传送至存储库，
其中，所述数据总线电压响应于显现电流的变动范围比电源电压和地之间的差距小。
2.如权利要求1所述的半导体存储装置，其中，所述电源电压被供应到所述电流镜。
3.如权利要求2所述的半导体存储装置，其中，接收器包含：
一电流镜块，用于建立全局数据总线的显现电流的镜像，以输出镜像电压作为数据；及
一锁存器块，用于使自电流镜块输出的镜像电压反相，并锁存反相镜像电压作为数据，以将数据输出到端口。
4.如权利要求3所述的半导体存储装置，其中，锁存器块包含：
一反相块，其由一数据使能信号控制，用于使自电流镜块输出的镜像电压反相；及
一锁存器，其具有两个回路连接的反相器，用于锁存反相镜像电压作为数据，以将数据输出到端口。
5.如权利要求3所述的半导体存储装置，其中，电流镜块包含：
用于建立全局数据总线的显现电流的镜像的电流镜；
连接在电流镜和全局数据总线之间，用于控制所述显现电流量的电流控制块；及
连接到电流控制块，用于响应一数据控制信号启动电流镜的输出的开关块。
6.如权利要求5所述的半导体存储装置，其中，所述电流镜块包含：
具有栅极、漏极和源极的第一PMOS晶体管，其中，栅极和漏极为二极管式的连接，而源极连接到电源电压；及
具有栅极、漏极和源极的第二PMOS晶体管，其中，漏极连接到一输出节点，源极连接到一电源电压，栅极连接到第一PMOS晶体管的栅极。
7.如权利要求6所述的半导体存储装置，其中，电流控制块包含：
具有栅极、漏极和源极的第一NMOS晶体管，其中，栅极连接到一参考电压，源极连接到第一PMOS晶体管的漏极，而漏极连接到全局数据总线；及
具有栅极、漏极和源极的第二NMOS晶体管，其，中栅极连接到参考电压，源极连接到第二PMOS晶体管的漏极。
8.如权利要求7所述的半导体存储装置，其中，开关块包含：
具有栅极、漏极和源极的第三NMOS晶体管，其中，栅极连接到一数据使能信号，源极连接到第二NMOS晶体管的漏极，而漏极连接到地。
9.如权利要求4所述的半导体存储装置，其中，反相块包含：
具有栅极、漏极和源极的第一PMOS晶体管，其中，栅极连接到反相的数据使能信号，源极连接到电源电压；
具有栅极、漏极和源极的第二PMOS晶体管，其中，栅极连接到自镜像块输出的第一或第二数据，源极连接到第一PMOS晶体管的漏极，而漏极连接到锁存器；
具有栅极、漏极和源极的第一NMOS晶体管，其中，栅极连接到数据使能信号，而漏极连接到地；及
具有栅极、漏极和源极的第二NMOS晶体管，其中，栅极连接到自镜像块输出的第一或第二数据，漏极连接到第一NMOS晶体管的源极，而源极连接到锁存器。
10.如权利要求1所述的半导体存储装置，其中，发送器包含：
一NMOS晶体管，其连接在全局数据总线和地之间，具有连接到数据的栅极。
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