CN1632954A - 画素结构与薄膜晶体管阵列及其修补方法 - Google Patents

Abstract

一种画素结构与薄膜晶体管阵列及其修补方法，该薄膜晶体管阵列包括有基板、多个扫描配线、多个数据配线、多个薄膜晶体管、多个共用配线、多个上电极、多条连接线及多个画素电极。扫描配线与数据配线配置在基板上，将基板区分为多个画素区域。薄膜晶体管配置于画素区域内，其中薄膜晶体管藉由扫描配线及数据配线驱动且具有闸极、源极及汲极。共用配线配置在基板上且位于相邻的扫描配线之间。上电极配置于画素区域内且位于共用配线上方，其中上电极与共用配线耦合为储存电容。薄膜晶体管的汲极藉由连接线与上电极连接。画素电极配置于画素区域内且位于上电极与连接线上方，其中薄膜晶体管的汲极与画素电极电性连接，且连接线的部分区域上未覆盖画素电极。

Description

画素结构与薄膜晶体管阵列及其修补方法

技术领域

本发明涉及一种画素结构与薄膜晶体管阵列(Thin Film Transistorarray，TFT array)及其修补方法，特别是涉及一种易于进行各画素中储存电容(storage capacitor，Cst)修补动作的画素结构与薄膜晶体管阵列及其修补方法。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体元件或显示装置的飞跃性进步。就显示器而言，阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示品质与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测，阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决之道。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay，TFT LCD)已逐渐成为市场的主流。

薄膜晶体管液晶显示器(TFT-LCD)主要由薄膜晶体管阵列(阵列即为数组，以下均称为阵列)基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个阵列排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的画素电极(pixel electrode)所组成。而薄膜晶体管是用来作为液晶显示单元的开关元件。此外，为了控制个别的画素单元，通常会经由扫描配线(scan line)与数据配线(data line，其中数据即为资料，以下均称为数据)以选取特定的画素，并藉由提供适当的操作电压，以显示对应此画素的显示数据。另外，上述的画素电极的部分区域通常会覆盖在扫描配线或是共用配线(common line)上，以形成储存电容。现有技术中，常见的储存电容可区分为第一金属层/绝缘层/第二金属层(Metal-Insulator-Metal，MIM)以及第一金属层/绝缘层/铟锡氧化物层(Metal-Insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细的说明。

图1是现有习知的第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的剖面示意图。请参阅图1所示，在现有习知的画素结构中，第一金属层/绝缘层/第二金属层(MIM)架构的储存电容Cst通常是藉由扫描配线或共用配线100与其上方的上电极120耦合而成。值得注意的是，在第一金属层/绝缘层/第二金属层(MIM)架构的储存电容中，扫描配线或共用配线100与上电极120是藉由闸极绝缘层110彼此电性绝缘，因此储存电容值Cst与闸极绝缘层110的厚度有关。换言之，闸极绝缘层110的厚度越小，储存电容值Cst就越大。此外，画素电极140是藉由保护层130中的接触窗132与上电极120电性连接。

图2是现有习知第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容的剖面示意图。请参阅图2所示，在现有习知的画素结构中，第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容通常是藉由扫描配线或共用配线200与其上方的画素电极230耦合而成。与第一金属层/绝缘层/第二金属层(MIM)架构不同之处在于，第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容中的扫描配线或共用配线200与画素电极230是藉由闸极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与闸极绝缘层210及保护层220的总厚度有关。换言之，闸极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。

由上述可知，一般而言，第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的储存电容值Cst较第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容的储存电容值Cst为大。原因在于，第一金属层/绝缘层/第二金属层(MIM)架构的储存电容中，二金属层间只隔了一层闸极绝缘层110，而第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容，二金属层间隔了一层闸极绝缘层210及一层保护层220。

由于画素结构中的储存电容，因此薄膜晶体管液晶显示器中(TFT-LCD)的各画素单元具有记忆及保持的功能。也就是说，储存电容值Cst越大，画素单元对写入信号的记忆及保持功能越好，所以现有习知的薄膜晶体管液晶显示器(TFT-LCD)中通常是使用第一金属层/绝缘层/第二金属层(MIM)架构的储存电容。

然而，虽说第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的储存电容值较大，但是较易因产生缺陷(defect)，例如是产生微粒或是破洞，造成储存电容失去作用而形成亮/暗点。

由此可见，上述现有的画素结构与薄膜晶体管阵列在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决画素结构与薄膜晶体管阵列存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。

有鉴于上述现有的画素结构与薄膜晶体管阵列存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的画素结构与薄膜晶体管阵列及其修补方法，能够改进一般现有的画素结构与薄膜晶体管阵列，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的薄膜晶体管阵列存在的缺陷，而提供一种新型结构的薄膜晶体管阵列，所要解决的技术问题是使其当薄膜晶体管阵列中各画素的储存电容因微粒(particle)或破洞(defect)而泄漏时，其能够有效地对各画素中的储存电容进行修补，从而更加适于实用。

本发明的另一目的在于，提供一种薄膜晶体管阵列修补方法，所要解决的技术问题是使其能够有效修补各画素中的储存电容，从而更加适于实用。

本发明的再一目的在于，提供一种画素结构，所要解决的技术问题是使其是有利于修补画素中的储存电容，从而更加适于实用。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为达上述或其他目的，本发明提出一种薄膜晶体管阵列，此薄膜晶体管阵列是由一基板、多数个扫描配线、多数个数据配线、多数个薄膜晶体管、多数个共用配线、多数个上电极、多数条连接线以及多数个画素电极所构成。其中，扫描配线与数据配线是配置在基板上，以将基板区分为多数个画素区域。薄膜晶体管是配置于对应的画素区域内，并藉由扫描配线以及数据配线驱动，且薄膜晶体管具有一闸极、一源极以及一汲极。共用配线配置在基板上，且共用配线是位于相邻的扫描配线之间。上电极是配置于对应的画素区域内，且上电极是位于对应的共用配线上方，以耦合为一储存电容。薄膜晶体管的汲极是藉由连接线与对应的上电极连接。画素电极是配置于对应的画素区域内，且位于上电极与连接线上方。此外，薄膜晶体管的汲极是与对应的画素电极电性连接，且连接线的一部分区域上未覆盖有画素电极。

依照本发明较佳实施例所述，上述的薄膜晶体管阵列更包括一配置在基板上的闸极绝缘层，以覆盖住扫描配线。

依照本发明较佳实施例所述，上述薄膜晶体管阵列更包括一配置在基板上的保护层，以覆盖住扫描配线、数据配线、薄膜晶体管、共用配线、上电极以及连接线。

依照本发明较佳实施例所述，上述的薄膜晶体管阵列中的画素电极材质例如为铟锡氧化物或是铟锌氧化物。

依照本发明较佳实施例所述，上述的共用配线例如具有多数个第一分支结构，而上电极例如具有多数个第二分支结构，且第一分支结构是分别位于对应的第二分支结构下方。

依照本发明较佳实施例所述，上述的共用配线例如是将画素区域区分为一第一区域以及一第二区域。在本发明一较佳实施例中，第一区域的面积与第二区域的面积例如是相同，而在本发明另一较佳实施例中，第一区域的面积亦可以小于第二区域的面积。此外，上述的连接线例如是位于面积较小的第一区域内，以增进开口率(aperture ratio)。

依照本发明较佳实施例所述，上述的上电极与共用配线之间具有一重叠区域，而各个重叠区域中具有一未被画素电极覆盖的修补区域。

为达上述或其他目的，本发明提出一种薄膜晶体管阵列修补方法，此修补方法主要是在储存电容发生电容泄漏时，在未覆盖有画素电极处将对应的连接线切断，以使得储存电容能够从金属层/绝缘层/金属层(MIM)结构转换为金属层/绝缘层/铟锡(锌)氧化物层(MII)结构。

为达上述或其他目的，本发明提出一种薄膜晶体管阵列修补方法，适于修补薄膜晶体管阵列，此薄膜晶体管阵列中的上电极与共用配线之间具有一重叠区域，且各个重叠区域中具有一未被画素电极覆盖的修补区域。此修补方法主要是在储存电容其中之一发生电容泄漏时，在未覆盖有画素电极处将对应的连接线其中之一切断。然后，于对应的修补区域内将上电极与共用配线焊接。

本发明因采用此一薄膜晶体管阵列及修补方法，当第一金属层/绝缘层/第二金属层(MIM)架构的储存电容因微粒或是破洞而造成电容泄漏时，可利用本发明的修补方法将其转换为一个第一金属层/绝缘层/铟锡(锌)氧化物层(MII)架构的储存电容。

本发明提出一种具有储存电容器的画素结构，包括一个薄膜晶体管、一画素电极、一共用配线、一上电极及一连接线。其中薄膜晶体管具有一闸极、一源极以及一汲极。薄膜晶体管的汲极是与画素电极电性连接。共用配线是配置于画素电极下方。上电极是配置于共用配线与画素电极之间，上电极是与共用配线耦合为一储存电容。薄膜晶体管的汲极是藉由连接线与上电极连接，且连接线的一部分区域上未覆盖有画素电极。

依照本发明较佳实施例所述，上述的具有储存电容器的画素结构，其中画素电极的材质包括铟锡氧化物及铟锌氧化物其中之一。

依照本发明较佳实施例所述，上述的具有储存电容器的画素结构，其中上电极与共用配线之间具有一重叠区域，而重叠区域中具有一修补区域，且画素电极未覆盖于修补区域上方。

经由上述可知，本发明是关于一种画素结构与薄膜晶体管阵列及其修补方法，该薄膜晶体管阵列，包括基板、多个扫描配线、多个数据配线、多个薄膜晶体管、多个共用配线、多个上电极、多条连接线以及多个画素电极。扫描配线与数据配线配置在基板上，将基板区分为多个画素区域。薄膜晶体管配置于画素区域内，其中薄膜晶体管藉由扫描配线以及数据配线驱动且具有闸极、源极及汲极。共用配线配置在基板上且位于相邻的扫描配线之间。上电极配置于画素区域内且位于共用配线上方，其中上电极与共用配线耦合为储存电容。薄膜晶体管的汲极藉由连接线与上电极连接。画素电极配置于画素区域内且位于上电极与连接线上方，其中薄膜晶体管的汲极与画素电极电性连接，且连接线的部分区域上未覆盖画素电极。

借由上述技术方案，本发明画素结构与薄膜晶体管阵列及其修补方法至少具有下列优点：

1、本发明的薄膜晶体管阵列中，连接线用以电性连接上电极与薄膜晶体管汲极，有助于在进行修补时储存电容的转换。

2、本发明的薄膜晶体管阵列中，共用配线及上电极可分别具有第一分支结构及第二分支结构，以增加储存电容的储存电容值Cst。

3、本发明的薄膜晶体管阵列有一未被画素电极覆盖的连接线部份，以及共用配线与上电极未被画素电极覆盖的重叠部分，可避免在进行修补时产生不当的电性连接。

4、本发明的薄膜晶体管阵列修补方法能够解决储存电容发生缺陷所产生电容泄漏的问题，以有效提升薄膜晶体管阵列的良率。

综上所述，本发明特殊结构的薄膜晶体管阵列，当薄膜晶体管阵列中各画素的储存电容因微粒(particle)或破洞(defect)而泄漏时，其能够有效地对各画素中的储存电容进行修补。另外，本发明特殊的薄膜晶体管阵列修补方法能够有效修补各画素中的储存电容。还有，本发明特殊结构的画素结构是有利于修补画素中的储存电容，其具有上述诸多的优点及实用价值，并在同类产品及修补方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、修补方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的画素结构与薄膜晶体管阵列具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。

附图说明

图1是现有习知第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的剖面示意图。

图2是现有习知第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容的剖面示意图。

图3A是本发明一较佳实施例的薄膜晶体管阵列基板的上视示意图。

图3B是本发明另一较佳实施例的薄膜晶体管阵列基板的上视示意图。

图4是本发明一较佳实施例的薄膜晶体管结构剖面图。

图5是本发明又一较佳实施例的薄膜晶体管阵列基板的上视示意图。

图6是本发明一较佳实施例的储存电容结构剖面图。

图7是本发明另一较佳实施例的薄膜晶体管阵列基板的上视示意图。

图8是本发明一较佳实施例的具有缺陷的薄膜晶体管结构剖面图。

图9是本发明一较佳实施例的薄膜晶体管阵列修补方法流程图。

100、200：扫描配线或共用配线    110、210、344：闸极绝缘层

120、360、460：上电极           130、220、390：保护层

132：接触窗                     140、230、380：画素电极

300：薄膜晶体管阵列基板         310：基板

312、412：画素区域              312a：第一区域

312b：第二区域                  320：扫描配线

330：数据配线                   340：薄膜晶体管

342：闸极                       346：半导体材料层

348a：汲极                      348b：源极

350、450：共用配线              352：修补区域

354：微粒                       356：导电通道

370：连接线                     394：欧姆接触层

450a：第一分支结构              460a：第二分支结构

372：连接线未被画素电极覆盖的部分

802：切断连接上电极与薄膜晶体管汲极的连接线

804：上电极与共用配线进行焊接

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的画素结构与薄膜晶体管阵列及其修补方法其具体实施方式、结构、修补方法、步骤、特征及其功效，详细说明如后。

图3A是本发明一较佳实施例的薄膜晶体管阵列基板的上视示意图。请参阅图3A所示，本实施例的薄膜晶体管阵列基板300是由一基板310、多数个扫描配线320、多数个数据配线330、多数个薄膜晶体管340、多数个共用配线350、多数个上电极360以及多数条连接线370所构成。

本实施例中，基板310例如为玻璃基板、塑胶基板或是其他材质的基板。如图3A所示，扫描配线320与数据配线330是配置在基板310上，以将基板310区分为多数个画素区域312。更详细的说，扫描配线320例如是彼此平行地配置在基板310上，数据配线330亦例如是彼此平行地配置在基板310上，且扫描配线320与数据配线330的延伸方向例如是彼此交错，以将基板310区分为多数个例如为四角形的画素区域312。

如图3A所示，各个薄膜晶体管340是配置于对应的画素区域312内，并藉由对应的扫描配线320以及数据配线330驱动。更详细的说，薄膜晶体管340是邻近于其所对应的扫描配线320及数据配线330的交错处(intersection)配置，意即，薄膜晶体管340是配置于画素区域312中的一个角落上。

图4为本发明一较佳实施例的薄膜晶体管结构剖面图。请同时参阅图3A与图4，薄膜晶体管340例如包括一闸极342、一闸极绝缘层344、一半导体材料层346、一欧姆接触层394、一源极348b、一汲极(source/drainelectrode)348a以及一保护层390。其中，闸极342的材质例如是铝或是其它金属。闸极绝缘层344的材料例如是氮化硅、氧化硅或是其它介电材料，其是配置在闸极342上。半导体材料层346的材料例如是非晶硅(amorphous silicon)，其是配置在闸极绝缘层344上。源极348b与汲极348a的材质例如是钼/铝/钼(Mo/AL/Mo)的复合金属材料或是其它合适的单一或复合导体材料，其是配置于部分的半导体材料层346以及部分的闸极绝缘层344上，并透过保护层390中的接触窗开口392与画素电极380电性连接。保护层390的材质例如是氮化硅、氧化硅或是其它合适的介电材料，其是覆盖在源极348b、汲极348a、扫描配线320、数据配线330、共用配线350、上电极360以及连接线370上。此外，闸极342例如是与扫描配线320同时形成，而源极348b与汲极348a例如是与数据配线330同时形成。

请参阅图3A所示，共用配线350是配置在基板310上，且共用配线350位于相邻的扫描配线320之间，以作为第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的第一金属层。本实施例中，共用配线350的材质例如是铝或是其它金属。此外，共用配线350例如可将画素区域区分为一第一区域312a及一第二区域312b，第一区域312a与第二区域312b的大小关是由共用配线350分布的位置而定。在本实施例中，第一区域312a可以是大于、等于或是小于第二区域312b。

同样请参阅图3A所示，上电极360是配置于画素区域312中，且上电极360位于共用配线350上方，以作为第一金属层/绝缘层/第二金属层(MIM)架构的储存电容的第二金属层。换言之，上电极360与共用配线350是耦合成一储存电容。本实施例中，上电极360与共用配线350的重叠区域中例如更包含了一未覆盖有画素电极380的修补区域352。其中，此修补区域352例如是图3A中所绘示，画素电极360的一开口，或是如图3B中所绘示，画素电极360的一缺口。

请参阅图3A所示，连接线370是用以连接薄膜晶体管340的汲极348a与上电极360，通常配置于光线穿透量较少的区域。以多领域垂直配线液晶显示器(MVA-LCD)为例，画素区域312中通常因为凸起物(protrusion)及/或狭缝(slit)的设计而产生光线穿透量较少的区域(disclination)，而本实施例便可将这些连接线370配置于上述光线穿透量较少的区域上。承上述，连接线370的材质可例如是铝或是其它金属，其是可以为与上电极360相同材质的金属，亦可与上电极360同时形成。

此外，图5是本发明又一较佳实施例的薄膜晶体管阵列基板的上视示意图。请参阅图5所示，因为连接线370位于画素区域312的第一区域312a中，所以连接线370的长短取决于共用配线350的位置而定。换句话说，当共用配线350的位置越靠近所对应的薄膜晶体管340，连接线370长度就越短，连接线370例如位于面积较小的第一区域312a内，以增进开口率(aperture ratio)。

请继续参阅图3A所示，画素电极380是配置于画素区域312内，且位于上电极360与连接线370上方，且每一条连接线370的部分区域372上未覆盖有画素电极380，画素电极380的材质例如为铟锡氧化物、铟锌氧化物，或是其他导体材料。其中，与现有技术不同的地方在于，现有习知的画素电极140是藉由保护层130中的接触窗132与上电极120电性连接，而本发明画素电极380则是藉由薄膜晶体管的源极348b或汲极348a以及连接线370而与上电极360电性连接。

图6是绘示本发明一较佳实施例的储存电容结构剖面图。请参阅图6所示，本发明的储存电容包括一共用配线350、一闸极绝缘层344、一上电极360、一保护层390、一画素电极380以及一修补区域352。其中，闸极绝缘层344配置在共用配线350之上。上电极360配置于闸极绝缘层344之上。保护层390覆盖在上电极360与闸极绝缘层344之上。画素电极380配置在保护层390之上，且在画素电极390之间有一修补区域352。

此外，请参照图6，共用配线350、闸极绝缘层344与上电极360形成一第一金属层/绝缘层/第二金属层(MIM)架构的储存电容。其中，共用配线350与上电极360耦合成一储存电容。但是，上电极360与画素电极380并不会耦合成储存电容，原因在于画素电极380与上电极360藉由薄膜晶体管340的汲极348a以及连接线370进行电性连接。

另外，储存电容可以藉由一些特殊形状来增加储存电容值Cst。图7是本发明另一较佳实施例的薄膜晶体管阵列基板的上视示意图。请参阅图7所示，共用配线450具有多数个第一分支结构450a，而每一上电极460具有多数个第二分支结构460a，且第一分支结构450a分别位于第二分支结构460a的下方。值得一提的是，这些第一分支结构450a以及第二分支结构460a是配置于画素区域412中光线穿透量较少的区域中，意即靠近两侧的部分，所以少有阻挡光线穿透的疑虑。

换句话说，本发明所提出一种具有储存电容器的画素结构，包括一个薄膜晶体管340、一画素电极380、一共用配线350、一上电极360及一连接线370。其中薄膜晶体管340具有一闸极342、一源极348b以及一汲极348a。薄膜晶体管340的源极348b或汲极348a，是用以与画素电极380电性连接。闸极342的材质例如是铝或是其它金属。在另一较佳实施例中，闸极342上配置一闸极绝缘层344，其材料例如是氮化硅、氧化硅或是其它介电材料。源极348b与汲极348a的材质例如是钼/铝/钼(Mo/AL/Mo)的复合金属材料或是其它合适的单一或复合导体材料共用配线350是配置在画素电极380下方。

上电极360是配置于共用配线350与画素电极380之间，上电极360是与共用配线350耦合为一储存电容。但是，上电极360与画素电极380并不会耦合成储存电容，原因在于画素电极380与上电极360藉由薄膜晶体管340的源极348b或汲极348a以及连接线370进行电性连接。

本发明发展出如上述的画素结构与薄膜晶体管阵列结构，是用以对第一金属层/绝缘层/第二金属层(MIM)架构的储存电容受损时所产生的亮/暗点进行修补，以下将详述本发明所提出的修补方法。

图8是绘示本发明的一较佳实施例的具有缺陷的薄膜晶体管结构剖面图。请参阅图8所示，当第一金属层/绝缘层/第二金属层(MIM)架构的储存电容因微粒354(particle)或是破洞(图中未示)而发生电容泄漏时，本发明是先将连接线370未被画素电极覆盖的部分372(请参见图3A或图3B所示)切断，例如是利用雷射切割，再利用雷射焊接将上电极360与共用配线350相连。如此一来，上电极360与画素电极380之间的电性连接也随之被切断，使上电极360、保护层390以及画素电极380形成一第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容，来取代遭到破坏的第一金属层/绝缘层/第二金属层(MIM)架构的储存电容。

所以，请参阅图8所示，本发明会藉由透过修补区域352，对上电极360与共用配线350进行焊接，产生一导电通道356使其二者电性连接，如此一来，第一金属层/绝缘层/第二金属层(MIM)架构的储存电容将不复存在，使得对操作电压的调控可单纯藉由第一金属层/绝缘层/铟锡氧化物层(MII)架构的储存电容来进行，减少操作上的复杂性。

在大部份的情况下，为了确保元件能够准确达到所要求的操作电压，对于发生缺陷的储存电容，所建议采用的修补方式如下所述。图9是本发明一较佳实施例的薄膜晶体管阵列修补方法流程图。请参阅图8所示，首先，先切断连接上电极360与薄膜晶体管汲极348a的连接线372(步骤802)。然后，将上电极360与共用配线350进行焊接(步骤804)。如此一来，可以避免因受损的储存电容的储存电容值Cst的不确定性，而造成的元件品质问题。

在本发明上述实施例中，对汲极的定义为薄膜晶体管与画素电极电性连接的端子，而对源极的定义为薄膜晶体管与数据配线电性连接的端子，然而熟悉此技术领域者当可在不同情况下，对源极与汲极的名称作适当的调整。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1、一种薄膜晶体管阵列，其特征在于其包括：

一基板；

多数个扫描配线，配置在该基板上；

多数个数据配线，配置在该基板上，其中该些扫描配线与该些数据配线是将该基板区分为多数个画素区域；

多数个薄膜晶体管，每一该些薄膜晶体管是配置于该些画素区域其中之一内，其中，该些薄膜晶体管是藉由该些扫描配线以及该些数据配线驱动，且每一该些薄膜晶体管具有一闸极、一源极以及一汲极；

多数个共用配线，配置在该基板上，且每一该些共用配线是位于相邻的该些扫描配线之间；

多数个上电极，每一该些上电极是配置于该些画素区域其中之一内，且每一该些上电极是位于每一该些共用配线上方，其中每一该些上电极是与该些共用配线其中之一耦合为一储存电容；

多数条连接线，每一该些薄膜晶体管的该汲极是藉由该些连接线其中之一与该些上电极其中之一连接；以及

多数个画素电极，每一该些画素电极是配置于该些画素区域其中之一内，且位于该些上电极其中之一与该些连接线其中之一上方，其中每一该些薄膜晶体管的该汲极是与该些画素电极其中之一电性连接，且每一该些连接线的一部分区域上未覆盖有该些画素电极。

2、根据权利要求1所述的薄膜晶体管阵列，其特征在于更包括一闸极绝缘层，配置在该基板上，以覆盖住该些扫描配线。

3、根据权利要求1所述的薄膜晶体管阵列，其特征在于更包括一保护层，配置在该基板上，以覆盖住该些扫描配线、该些数据配线、该些薄膜晶体管、该些共用配线、该些上电极以及该些连接线。

4、根据权利要求1所述的薄膜晶体管阵列，其特征在于其中每一该些共用配线具有至少一个第一分支结构，而每一该些上电极具有至少一个第二分支结构，且每一该些第一分支结构是分别位于该些第二分支结构其中之一下方。

5、根据权利要求1所述的薄膜晶体管阵列，其特征在于，其中每一该些共用配线是将该些画素区域其中之一区分为一第一区域以及一第二区域，且该第一区域的面积与该第二区域的面积相同。

6、根据权利要求1所述的薄膜晶体管阵列，其特征在于，其中每一该些共用配线是将该些画素区域其中之一区分为一第一区域以及一第二区域，且该第一区域的面积小于该第二区域的面积。

7、根据权利要求6所述的薄膜晶体管阵列，其特征在于其中每一该些连接线是位于该第一区域内。

8、根据权利要求1所述的薄膜晶体管阵列，其特征在于其中每一该些上电极与该些共用配线其中之一之间具有一重叠区域，而每一该些重叠区域中具有一修补区域，且该些画素电极未覆盖在该些修补区域上方。

9、一种薄膜晶体管阵列修补方法，适于修补权利要求1所述的薄膜晶体管阵列，其特征在于该薄膜晶体管阵列修补方法包括以下步骤：

当该些储存电容其中之一发生电容泄漏时，在未覆盖有该些画素电极处将对应的该些连接线其中之一切断。

10、一种薄膜晶体管阵列修补方法，适于修补权利要求8所述的薄膜晶体管阵列，其特征在于该薄膜晶体管阵列修补方法包括以下步骤：

当该些储存电容其中之一发生电容泄漏时，在未覆盖有该些画素电极处将对应的该些连接线其中之一切断；以及

于对应的该些修补区域其中之一内，将该些上电极其中之一与该些共用配线其中之一焊接。

11、一种具有储存电容器的画素结构，其特征在于其包括：

一个薄膜晶体管，具有一闸极、一源极以及一汲极；

一画素电极，与该薄膜晶体管的该汲极电性连接；

一共用配线，是配置在该画素电极下方；

一上电极，是配置于该共用配线与该画素电极之间，其中该上电极是与该共用配线耦合为一储存电容；以及

一连接线，连接于该薄膜晶体管的该汲极与该上电极，且该连接线的一部分区域上未覆盖有该画素电极。

12、根据权利要求11所述的具有储存电容器的画素结构，其特征在于其中所述的上电极与该共用配线之间具有一重叠区域，而该重叠区域中具有一修补区域，且该画素电极未覆盖在该修补区域上方。

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