CN1618069A - 光掩模以及用样板规范使其合格的方法 - Google Patents

Abstract

公开了一种光掩模和使其合格的方法。该方法包括对在光掩模的图案层中所形成的多个管芯位置与样板规范进行比较。如果至少有一个管芯位置符合样板规范，就选择该光掩模用于半导体制造过程中。

Description

光掩模以及用样板规范使其合格的方法

发明的技术领域

本发明一般涉及光刻技术，更具体地说，涉及光掩模以及用样板规范使其合格的方法。

发明背景

随着半导体器件制造商不断生产越来越小的器件，对于制造这些器件所用的光掩模的要求也日益苛刻。光掩模，又称为标线板或掩模板，通常由衬底(例如高纯度石英或玻璃)构成，该衬底具有在其上形成的吸收层(例如铬)。吸收层包括代表电路图像的图案，该图案可以在光刻系统中转移到半导体晶片上。由于半导体器件的特征尺寸减小，光掩模上相应的电路图像也变得更小，更复杂。结果，掩模板的质量已成为建立健壮可靠的半导体制造过程的最关键要素之一。

在制造成品集成电路(IC)之前，半导体制造商通常用样板光掩模来测试电路设计。制造具有先进设计(例如小于0.18微米的特征尺寸)的光掩模的成本已成为光掩模制造商的关注大事，因为制造光掩模的成本在迅速增加。影响样板光掩模制造成本的一个因素是在空白光掩模的光致抗蚀剂层上印刷IC图像所需的周期时间。目前，多个IC实例设置在一个光掩模上，而每个实例必需符合与具体制造过程关联的生产规范中的标准。例如，如果光掩模含有20个管芯，但只有19个符合生产规范中的标准，则整个光掩模就报废，光掩模设计的制造过程又得从头开始。

可以通过减少包含在光掩模上的IC实例的数量来提高与样板光掩模关联的成品率。在此实施例中，因减少光掩模上形成的IC数量而导致的产量降低可以由掩模制造过程中成品率的提高以及周期时间的节省而得到弥补。但所有的IC位置都必需符合生产规范的标准，且有至少一个缺陷IC位置的任何光掩模均报废。

发明概述

按照本发明的技术，与制造样板光掩模关联的缺点和问题能显著地减少或消除。在具体实施例中，如果图案层的多个管芯位置中至少有一个符合样板规范，那么该光掩模可使用在半导体制造过程中。

按照本发明的一个实施例，用样板规范使光掩模合格的方法包括对在光掩模上图案层中形成的多个管芯位置进行比较。如果至少有一个管芯位置符合样板规范，那么就可选择该光掩模用于半导体制造过程中。

按照本发明的另一实施例，光掩模包括在至少部分衬底上形成的图案层。该图案层包括一个或多个管芯位置。如果至少有一个管芯位置符合样板规范，该光掩模就用在半导体制造过程中。

按照本发明的又一实施例，光掩模组件包括膜片组件，该膜片组件部分地由膜片框架和附着其上的薄膜组成。光掩模结合到与薄膜片相对的膜片组件上。光掩模包括在至少部分衬底上形成的图案层以及在图案层中形成的至少一个管芯位置。如果至少一个管芯位置符合样板规范，则该光掩模就用在半导体制造过程中。

本发明某些实施例的重要技术优势包括一种样板规范，所述样板规范在光掩模制造过程中优化成品率。将单一管芯的一个或多个实例设置在光掩模上，并对管芯位置中的关键特征与样板规范作比较。如果光掩模上至少一个管芯位置符合样板规范的要求，则该光掩模就合格，可用在半导体制造过程中。由于即使光掩模有缺陷的管芯位置也可被选用，所以可以提高与制造过程关联的成品率。

本发明某些实施例的另一重要技术优势包括一种样板规范，所述样板规范减少样板光掩模上管芯位置的数量。如果光掩模上只有一个管芯位置符合样板规范中的标准，则该光掩模就合格，可用在半导体制造过程中。所以，光掩模可以包括较少的管芯位置，由于光掩模上必需写入的图案较少，所以可以减少制造光掩模所需的时间。

在本发明的各种实施例中，可以有全部、部分或没有这些技术优势。对本专业的技术人员来说，从以下的附图，说明和权利要求书，就可对本发明的其它技术优势一目了然。

附图简要说明

参阅结合附图所作的以下说明，就可对各实施例及其优点有更全面和透彻的了解，附图中相同的标号表示相同的特征，其中：

图1示出按照本发明利用样板规范制造的光掩模组件的截面图；

图2示出按照本发明的包括管芯阵列的光掩模的透视图；以及

图3示出利用样板规范使光掩模合格的流程图。

发明的详细说明

参阅图1到3可以最好地理解本发明的优选实施例及其优点，附图中用相同的标号表示相同和相应的部件。

光掩模是光刻系统中的关键部件，因为它用作在晶片上形成复杂几何图形(例如集成电路(IC))的模板。每个IC可能由包括多个设计特征的图案组合而成。随着设计特征的尺寸减小，制造光掩模所用的制造过程的复杂程度增加。在某些情况下，光掩模可包括IC的多个实例。在传统的工艺过程中，如果一个实例不符合生产规范的标准，该光掩模就被丢弃，光掩模的制造过程又从头开始。本发明提供一种样板规范，如果有一个或非全部的IC实例符合生产规范的标准，那么光掩模也能够用于半导体制造过程中。

图1示出用样板规范合格化的光掩模组件10的截面图。光掩模组件10包括光掩模12，它结合到膜片组件14上。衬底16和图案层18形成光掩模12，也称为掩模板或标线板，它们可具有各种尺寸和形状，包括(但不限于)：圆形、矩形或方形。光掩模12可以是任何类型的光掩模，包括(但不限于)：一次性掩模板、5英寸标线板、6英寸标线板、9英寸标线板或能用来将电路图案投影到半导体晶片上的任何其它合适尺寸的标线板。光掩模12还可以是二进制掩模板、移相掩模板(PSM)、光学邻近效应校正(OPC)掩模板或适合用在光刻系统中的任何类型的掩模板。

光掩模12包括形成在衬底16上的图案层18，当暴露在光刻系统中的电磁能量下时，该图案层就将图案投影到半导体晶片上(未示出)。衬底16可以是透明材料，例如石英、合成石英、石英玻璃、氟化镁(MgF₂)、氟化钙(CaF₂)或能透射至少75％的波长在大约10毫微米(nm)到大约450毫微米(nm)之间的入射光的任何适合的材料。在另一实施例中，衬底16可以是反射材料，例如硅或能反射大于50％的波长大约在大约10毫微米(nm)到450毫微米(nm)之间的入射光的任何适合的材料。

图案层18可以是金属材料，例如铬、氮化铬、金属的氧-碳-氮化物(M-O-C-N)，此处金属可从由以下金属构成的组中选择：铬、钴、铁、锌、钼、铌、钽、钛、钨、铝、镁和硅，以及能吸收波长在紫外(UV)范围、深紫外(DUV)范围、真空紫外(VUV)范围和/或极端紫外(EUV)范围内的电磁能量的任何其它适合的材料。在另一实施例中，图案层18可以是部分透射材料，例如硅化钼(MoSi)，在UV、DUV、VUV和/或EUV范围内其透射率约为1％到30％。在其它实施例中，图案层18可以是任何适合数量的材料层。这些层对于光刻系统的曝光波长可以是不透明、部分透射和/或透明的。

框架20和薄膜片22形成膜片组件14。框架20通常用阳极氧化处理过的铝形成，虽然也可用不锈钢、塑料或当暴露在光刻系统中的电磁能量下时不变差不放气的其它合适的材料形成。薄膜片22可以是用诸如硝化纤维、醋酸纤维、非晶含氟聚合物等材料制成，例如B.I.Du Pont de Nemours and Company制造的TEFLONAF，或AsahiGlass制造的CYTOP，或对UV、DUV、VUV和/或EUV范围内的波长基本透明的其它合适的材料。薄膜片22可以用传统技术例如旋涂来制备。

薄膜片22通过确保污染物(例如灰尘颗粒)距光掩模12有一定的距离而保护光掩模12不受污染物的影响。这一点在光刻系统中特别重要。在光刻过程中，光掩模组件10暴露在光刻系统中的能源所产生的电磁能量之下。电磁能量可包括各种波长的光，例如在汞弧灯的I线和G线之间的波长，或DUV、VUV或EUV光。工作时，薄膜片22应允许大部分的电磁能量能通过它。在薄膜片22上聚集的污染物很可能不在加工的晶片表面上的焦点之外，所以晶片上曝光的图像是清晰的。按照本发明的内容形成的薄膜片22可以令人满意地和各种类型的电磁能量一起使用，不限于本申请所述的光波。

光掩模12可以用标准的光刻过程由空白光掩模制成。在光刻过程中，包括图案层18的数据的掩模板图案文件由掩模板布局文件产生。掩模板布局文件可包括代表集成电路的晶体管和电连线的多边形。掩模板布局文件中的多边形还可代表集成电路的不同层，如果集成电路是在半导体晶片上制造的话。例如在半导体晶片上晶体管可由扩散层和多晶硅层构成。所以，掩模板布局文件可包括画在扩散层上的一个或多个多边形，和画在多晶硅层上的一个或多个多边形。每一层的多边形可以转换成一个掩模板布局文件，代表集成电路的一层。每个掩模板布局文件可用来产生用于特定层的光掩模。

可以利用激光、电子束或X射线光刻系统把所需的图案成像在空白光掩模的光致抗蚀剂层中。在一个实施例中，激光光刻系统使用能发射波长约为364毫微米(nm)的氩离子激光器。在其它实施例中，激光光刻系统使用的激光器发射波长约从150nm到300nm的光。光掩模12的制造如下：将光致抗蚀剂层中已曝光的区域显影以便形成图案；刻蚀掉图案层18上未被光致抗蚀剂覆盖的部分；以及去除掉未显影的光致抗蚀剂，以形成衬底16上的图案层18。

一旦已在衬底上形成图案层18，对光掩模12上的各种关键特征与规范中的标准进行比较。该规范可包括一些标准，对应于和半导体制造过程相关联的一些设计规则。例如，该规范可包括在具体半导体制造过程中所使用的设计规则的严格尺寸测量、设计规则的配准容限、会损坏IC中器件的光掩模上的缺陷大小或能代表半导体制造过程的关键方面的任何其它适当的标准。在一个实施例中，在图案层18中可以形成电路图像(也称为管芯位置)的多个实例。光掩模12上的管芯位置可代表在半导体晶片上形成IC所用的特定层(例如，扩散层、多晶硅层或金属层)的特征。在传统制造过程中，电路图像的每个实例必需符合生产规范中的标准。所以，如果一个实例不符合生产规范中的一个或多个标准，整个光掩模就不合格而被丢弃。

但样板规范只要求一定数量(例如，一个以上或少于全部的数量)的管芯位置的实例符合样板规范中的标准。类似于上述生产规范，样板规范可包括关键尺寸、配准容差以及缺陷大小等的标准。必需符合样板规范的实例数量可由光掩模制造商或半导体制造商来确定。通过在不是所有管芯位置的实例都符合样板规范的标准时仍允许该光掩模使用在半导体制造过程中，来提高光掩模12的成品率和周期时间。而且，制造光掩模12的成本也可降低，因为在光掩模的制造过程中较少的光掩模被报废。

图2示出在图案层18上形成有管芯26阵列的光掩模12的透视图。框架29包围该阵列，划线28分隔管芯26。光掩模12可以通过加工和产生一个或多个掩模图案文件来制造。在一个实施例中，框架29和管芯26中的图案都包括在掩模图案文件中。在另一实施例中，光掩模12的掩模图案文件可以分解成器件图案文件，包括管芯26和框架图案文件，该文件包括划线28和框架29。

在所示实施例中，光掩模12的掩模区包括管芯26的阵列，包括三列四行。在另一实施例中，光掩模12可包括样板规范所规定的任何适当数量的列和行。光掩模12的掩模区就是可以用光刻系统成像到晶片表面上的光掩模12的区域。在给定光掩模的掩模区范围内的管芯26的数量取决于管芯26的尺寸。在其它实施例中，光掩模12可包括覆盖掩模区的一部分的任何适当数量的管芯26的列和行。管芯26可以是微处理器、微控制器、微处理器、数字信号处理器(DSP)、存储器管芯(例如静态随机存取存储器(SRAM)或动态随机存取存储器(SRAM)管芯)、现场可编程门阵列(FPGA)或可以在光掩模12上形成阵列的任何其它器件。在一个实施例中，每个管芯26的实例可包括基本相同的特征。在另一实施例中，阵列可包括不同类型的集成电路。

在使用传统生产规范来表征光掩模时，每一个和全部集成电路实例必需逐个符合生产规范中的标准。所以，如果有一个电路图像的实例不符合生产规范中的标准，光掩模就被丢弃，而光掩模的制造过程又从头开始。相反，如果使用样板规范来表征光掩模12，一个或多个管芯26的实例可能不符合样板规范中的标准，但光掩模12仍可用于半导体制造过程。例如，如图2所示，光掩模12包括管芯26的3×4阵列。如果在光掩模制造过程中使用样板规范，12个管芯26的实例中可能有一个不符合样板规范中的标准。在另一实施例中，11个管芯26的实例可能都不符合样板规范中的标准。在又一实施例中，至少有一个但少于12个管芯26的实例符合样板规范中的标准。在上述例子中，为将光掩模12用于具体的半导体制造过程，半导体制造商和/或光掩模制造商可决定必需符合样板规范中的标准的管芯26的数量。

图3示出利用样板规范制造光掩模12的方法的流程图。总的来说，含有管芯阵列的光掩模可用传统制造过程来制造。然后对各个管芯的某些特征与一般规范中的标准进行比较。如果光掩模上有一个或多个管芯符合样板规范中的标准，该光掩模就可由半导体制造商用来将电路图像投影到半导体晶片上。

在步骤40，用传统的光掩模制造过程制造光掩模12。光掩模制造过程可包括：从电路设计文件产生掩模图案文件；将掩模图案文件中的电路特征曝光到空白光掩模的光致抗蚀剂层中；将光致抗蚀剂层的已曝光区域显影，露出部分吸收层；刻蚀未被光致抗蚀剂覆盖的吸收层部分，形成图案层18；以及去除其余的光致抗蚀剂层。在一个实施例中，光掩模12可以是移相掩模、光学邻近效应校正(OPC)掩模，或用来在晶片上形成半导体器件关键层的任何适合的先进设计光掩模。关键层可以是包括一些要求在光掩模上有先进设计的特征尺寸(例如相移或光学邻近效应校正特征等)的半导体器件的任何层。

在步骤42，用检验系统或计量系统确定与光掩模12关联的一个或多个特征。在一个实施例中，光掩模12可包括多个管芯26的实例。检验和/或计量系统可以获得每个管芯26实例的特征。例如，可以用计量系统来测量在光掩模12上所形成的特征关键尺寸，和/或确定与光掩模12关联的配准，又称为重叠。检验系统也可用来找出和测量光掩模12上的任何缺陷及其大小。

用于半导体制造过程的样板规范可在步骤44产生，样板规范可包括半导体制造过程的最小和/或最大标准。在一个实施例中，样板规范可包括与半导体制造过程相关的设计规则中的关键尺寸、用于设计规则的配准容限以及在设计规则可接受的容限范围内的缺陷大小或缺陷密度。样板规范可在光掩模制造过程中的任一点产生。

在步骤46，对管芯26的每个实例所获得的特征与样板规范中的标准进行比较，以确定光掩模12是否可用于半导体制造过程。在一个实施例中，如果至少有一个管芯26的实例合格，可以制造半导体器件，则光掩模12符合样板规范中的标准。在另一实施例中，如果只有一个管芯26的实例不合格，不能制造半导体器件，则光掩模12符合样板规范中的标准。如果有一个以上但少于全部管芯26的实例合格，可以制造半导体器件，则光掩模12符合样板规范中的标准。

如果光掩模12符合样板规范中的标准，则在步骤48，光掩模12可用在光刻系统中将图像从图案层18投影到半导体晶片上。由于光掩模12可能包括一个或多个有缺陷或特征不符合样板规范而不能用来制造半导体器件的管芯实例，半导体制造商可在光刻系统中使用一种消隐(blading)过程隔离出有缺陷的管芯。例如，在步进光刻系统中，系统将图案成像到半导体晶片上的光致抗蚀剂层中，方法是将图像从光掩模12印刷到部分半导体晶片上，并重复此过程直到晶片表面由光掩模12上的图像所覆盖。在某些光刻系统中，只有部分光掩模12的图像被投影到晶片的表面。由于仅仅印刷部分光掩模12的图像，就将一个或多个有缺陷的管芯26实例隔离开，不印刷到晶片上。在另一实施例中，即使一个实例有缺陷，也可将所有管芯26的实例都打印到晶片表面，而由半导体制造商丢弃有缺陷的器件。

如果光掩模12不符合样板规范中的标准，在步骤50，丢弃光掩模12。光掩模制造过程回到步骤40，开始制造有同样设计的一个新的光掩模。如果可用于制造半导体器件的合格的管芯26数少于所需数量，光掩模12就不符合样板规范中的标准。

虽然已就具体的优选实施例说明了本发明，但对本专业的技术人员来说可以提出各种变化和修改，本发明应包含在所附权利要求书范围内的这些变化和修改。

Claims (22)

1.一种用样板规范使光掩模合格的方法，所述方法包括：

把在光掩模的图案层中所形成的多个管芯位置与同半导体制造过程关联的样板规范进行比较；以及

如果至少有一个管芯位置符合所述样板规范，则选择所述光掩模用于所述半导体制造过程中。

2.如权利要求1所述的方法，其特征在于：所述样板规范包括与所述半导体制造过程相关联的至少一种设计规则。

3.如权利要求2所述的方法，其特征在于：所述设计规则包括特征的关键尺寸。

4.如权利要求2所述的方法，其特征在于：所述设计规则包括与所述光掩模关联的配准容限。

5.如权利要求2所述的方法，其特征在于：所述设计规则包括缺陷大小。

6.如权利要求1所述的方法，其特征在于：所述光掩模可以用来在光刻系统中将关键层的图像投影到晶片上。

7.如权利要求1所述的方法，其特征在于：所述关键层包括从由以下特征构成的组中选择的一个或多个特征：移相特征；光学邻近效应校正特征；和

8.如权利要求1所述的方法，其特征在于：如果非全部所述管芯位置符合所述样板规范，则选择所述光掩模用于所述半导体制造过程中。

9.一种光掩模，它包括：

在至少部分衬底上形成的图案层；以及

在所述图案层中形成的一个或多个管芯位置，如果至少一个所述管芯位置符合所述样板规范，则可以将所述光掩模用于半导体制造过程中。

10.如权利要求9所述的光掩模，其特征在于：所述样板规范包括与所述半导体制造过程相关联的至少一种设计规则。

11.如权利要求10所述的光掩模，其特征在于：所述设计规则包括特征的关键尺寸。

12.如权利要求10所述的光掩模，其特征在于：所述设计规则包括与所述光掩模关联的配准容限。

13.如权利要求10所述的光掩模，其特征在于：所述设计规则包括缺陷大小。

14.如权利要求9所述的光掩模，其特征在于：所述图案层包括一个或多个关键特征。

15.如权利要求13所述的光掩模，其特征在于：所述关键特征包括移相特征或光学邻近效应校正特征。

16.一种光掩模组件，它包括：

部分地由膜片框架和附着其上的薄膜片形成的膜片组件；以及

结合到所述膜片组件与薄膜片相对的光掩模，所述光掩模包括：

在衬底的至少一部分上形成的图案层；以及

在所述图案层中形成的至少一个管芯位置，所述光掩模上如果至少一个所述管芯位置符合样板规范，则所述光掩模可以用于半导体制造过程中。

17.如权利要求15所述的光掩模组件，其特征在于：所述样板规范包括与所述半导体制造过程相关联的至少一种设计规则。

18.如权利要求16所述的光掩模组件，其特征在于：所述设计规则包括特征的关键尺寸。

19.如权利要求16所述的光掩模组件，其特征在于：所述设计规则包括与所述光掩模关联的配准容限。

20.如权利要求16所述的光掩模组件，其特征在于：所述设计规则包括缺陷大小。

21.如权利要求15所述的光掩模组件，其特征在于：所述图案层包括一个或多个关键特征。

22.如权利要求20所述的光掩模组件，其特征在于：所述关键特征包括移相特征或光学邻近效应校正特征。