CN1993820A - 形成具有精确特性的集成电路部件的系统和方法 - Google Patents

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Abstract

提供了一种形成集成电路部件的方法。提供了一种包括第一掩模特征的光掩模，该第一掩模特征包括具有对应于第一类型的集成电路(IC)部件的掩模特征几何形状。执行第一光刻工艺，以将第一掩模特征几何形状转移到半导体晶片，以在半导体晶片上形成第一IC部件。测量半导体晶片上的第一IC部件的至少一个电特性。至少基于第一IC部件的该至少一个电特性的测量结果物理地修改第一掩模特征几何图形。

Description

形成具有精确特性的集成电路部件的系统和方法
技术领域
本发明总体上涉及集成电路制造，更尤其是涉及一种形成具有精确特性的集成电路部件的系统和方法。
背景技术
集成电路装置通常包括多个电路部件，例如多个晶体管、电阻器和电容器。使用多种集成电路制造技术，例如多种沉积和光刻技术，通过在半导体晶片(例如硅晶片)中形成特定的几何形状可以制造这种集成电路部件。在一些例子中，集成电路装置的两个或者更多个电子部件彼此是相关的，使得电部件的一个或者多个特性必须“匹配”，以便于使集成电路装置正确地运行。例如，可能必要的是，集成电路装置中的特定电阻器对提供同样大小的电阻，以便于使装置正确地或者如所希望地运行。作为另一个例子，可能必要的是，集成电路装置中的特定电容器对提供同样大小的电容，以便于使装置正确地或者如所希望地运行。
为了提供具有“匹配”的电特性的这种部件，已经作出了尝试，在半导体晶片中形成具有相同几何形状的部件。然而，多种因素通常导致形成在半导体晶片中的集成电路部件的几何形状缺陷和不一致，例如，在形成集成电路部件中使用的光掩模中形成的几何形状的缺陷、和集成电路部件的光刻成像有关的缺陷、和用于光刻成像工艺的透镜有关的缺陷和/或在光刻成像工艺过程中由光反射导致的缺陷。
如果确定需要匹配的一对集成电路部件实际上没有匹配，则可以修改半导体晶片上的该对部件的一个或者两个的物理几何形状。例如使用常规技术，可以将“凸出部(tab)”激光烧蚀到一个或者两个部件，直到确定部件的相关电特性匹配了为止。对半导体晶片上的部件的这种处理可能增加了循环时间和人力，其会降低效率并可因此增加制造集成电路装置的成本。
发明内容
根据本发明的教导，已经基本上减少或者消除了和形成具有精确电特性的集成电路部件有关的缺点和问题。通常，可以使用重复工艺测试和修改光掩模，以形成所希望的光掩模。例如，可以在光刻工艺中使用光掩模形成测试部件，可以测试测试部件的一个或者多个电特性，并且如果测试结果不满意，可以修改光掩模并重复该过程，直到光掩模产生出具有所希望的电特性的测试部件为止。然后可以使用光掩模在任何适当数量的晶片上形成部件。
在一个实施例中，提供了形成集成电路部件的方法。可以提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征。可以执行第一光刻工艺以将第一掩模特征几何形状转移到半导体晶片，以在半导体晶片上形成第一IC部件。可以测量第一IC部件的至少一个电特性。可以至少基于对第一IC部件的该至少一个电特性的测试的结果物理地修改第一掩模特征几何形状。
在另一个实施例中，提供了形成集成电路部件的另一种方法。可以提供光掩模，其包括具有对应于第一类型的IC部件的第一掩模特征几何形状的第一掩模特征和具有对应于第二类型的IC部件的第二掩模特征几何形状的第二掩模特征。可以执行第一光刻工艺，以将第一掩模特征几何形状和第二掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成第一IC部件和第二IC部件。可以测量第一和第二IC部件的每一个的至少一个电特性。第一IC部件的该至少一个测量的电特性可以和第二IC部件的该至少一个测量的电特性比较。基于所测量的电特性的比较，可以决定是否物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个。
在另一个实施例中，提供了形成集成电路部件的另一个方法。可以提供第一光掩模和第二光掩模。第一光掩模可以包括具有对应于第一类型的IC部件的第一掩模特征几何形状的第一掩模特征，以及第二光掩模可以包括均具有对应于第二类型的IC部件的第二掩模特征几何形状的一个或者多个第二掩模特征。可以执行使用第一光掩模的第一光刻工艺，以将第一掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成第一IC部件。可以执行使用第二光掩模的第二光刻工艺，以将该一个或者多个第二掩模特征的每一个的第二掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成一个或者多个第二IC部件，该一个或者多个第二IC部件的每一个耦接到第一IC部件。可以测量第一IC部件的至少一个电特性。至少基于第一IC部件的该至少一个电特性的测量结果，可以物理地修改至少其中一个第二掩模特征的第二掩模特征几何形状。
一个优点是，可以提供形成关键特性集成电路部件的系统和方法。在一些实施例中，可以使用重复工艺来测试和修改光掩模，以形成所希望的光掩模，然后其可以用于在任何适当数量的半导体晶片上制造具有令人满意的电特性的集成电路部件。使用这种技术，和制造关键特性集成电路部件的在前技术相比，可以减少或者消除对形成在半导体晶片上的集成电路部件的修改(例如修整(trimming)或者激光烧蚀)的数量，因此其可以降低循环时间、增加产量和/或降低成本。
在本发明的各个实施例中可以存在这些技术优点的全部、一些或者不存在。从下面的附图、描述和权利要求中，其它的技术优点对于本领域技术人员将容易地变得明显。
附图说明
通过结合附图参考下述的描述可以获得本发明实施例的更全面和彻底的理解及其优点，其中类似的参考数字表示类似的特征，以及其中：
图1示出了根据本发明的特定实施例的实例光掩模组件的截面图；
图2是示出了根据本发明的实施例用于形成关键特性集成电路部件的光刻工艺的局部三维图；
图3A-3C是示出了根据本发明的特定实施例修改部件的几何形状的实例方法的形成在光掩模的图案化层中的部件的顶视图；
图4示出了根据本发明的实施例在半导体晶片中形成关键特性集成电路部件的重复方法的流程图；
图5是示出了根据本发明的实施例形成在半导体晶片中的集成电路的一部分的三维图；以及
图6是根据本发明的实施例具有图案化层的光掩模的一部分的顶视图，其包括用于形成电阻器的互连对的掩模特征对。
具体实施方式
参考图1至图6可以最好地理解本发明的优选实施例和它们的优点，其中使用类似的数字表示类似和相应的部分。
图1示出了根据本发明的特定实施例的实例光掩模组件10的截面图。光掩模组件10可以包括安装在光掩模12上的薄膜组件14。衬底16和图案化层18可以形成光掩模12，另外还称作掩模或者掩模版(reticle)，其可以具有多种尺寸和形状，包括但不局限于例如圆形、矩形或者正方形。光掩模12还可以是多种光掩模类型中的任何一种，包括但不局限于一次母板、五英寸掩模版、六英寸掩模版、九英寸掩模版或者可以将电路图案的图像投影到半导体晶片上的任何其它适当尺寸的掩模版。光掩模12还可以是二进制掩模，相移掩模(PSM)(例如，交替孔相移掩模，还称为Levenson型掩模)、光学邻近校正(OPC)掩模或者适用于光刻系统的任何其它类型的掩模。
光掩模12可以包括形成在衬底16的顶表面17上的图案化层18，当暴露于光刻系统中的电磁能量时，该图案化层可以将图案投影到半导体晶片的表面上(没有明确地示出)。在一些实施例中，衬底16可以是透明的材料，例如，石英、合成石英、熔融的硅石、氟化镁(MgF2)、氟化钙(CaF2)、或者任何其它的适当材料，其透射至少75％的入射光，其具有在大约10纳米(10nm)和大约450nm之间的波长。在其它的实施例中，衬底16可以是反射性的材料，例如硅或者任何其他的适当材料，其反射大于大约50％的入射光，其具有在大约10nm和450nm之间的波长。
在一些实施例中，图案化层18可以是金属材料，例如铬、氮化铬、金属的氧碳氮化物(例如MOCN，其中M选自于由铬、钴、铁、锌、钼、铌、钽、钛、钨、铝、镁和硅构成的组中)或者任何其它适当的材料，其吸收具有在紫外线(UV)范围、深紫外线(DUV)范围、真空紫外线(VUV)范围和超紫外线范围(EUV)内的波长的电磁能量。在其它实施例中，图案化层18可以是部分透射的材料，例如硅化钼(MoSi)，其在UV、DUV、VUV和EUV范围内具有大约1％到大约30％的透射率。
框架20和薄膜22可以形成薄膜组件14。框架20可以由阳极化的铝形成，或者可以替换地由不锈钢、塑料或者其它适当的材料形成，所述其它适当的材料在暴露于光刻系统内的电磁能量时不退化或者除气。薄膜22可以是由下述材料形成的薄膜片：例如硝化纤维、醋酸纤维、非晶的含氟聚合物，诸如由E.I.du Pont de Nemours and Company制造的TEFLON AF或者由Asahi Glass制造的CYTOP，或者其它适当的膜，其对于UV、DUV、EUV和/或VUV范围内的波长是透明的。可以通过常规技术，例如旋转铸造来制备薄膜22。
通过保证污染物保持远离光掩模12限定的距离，薄膜22可以保护光掩模12不受例如灰尘颗粒之类的污染物的影响。在光刻系统中这可能尤其重要。在光刻工艺期间，光掩模组件10可以暴露于由光刻系统内的辐射能量源产生的电磁能量。该电磁能量可以包括多种波长的光，例如大约在汞弧灯的I线和G线之间的波长，或者DUV、VUV或EUV光。在操作中，薄膜22可以设计成允许大百分比的电磁能量穿过它。集中在薄膜22上的污染物在被处理的晶片的表面处有可能散焦，因此，晶片上暴露的图像可能是清楚的。根据本发明的教导形成的薄膜22可以和所有类型的电磁能量一起被令人满意地使用，并且不局限于在该申请中描述的光波。
光掩模12可以使用任何标准光刻工艺由光掩模坯件(blank)形成。在光刻工艺中，包括用于图案化层18的数据的掩模图案文件可以由掩模布局文件产生。在一个实施例中，掩模布局文件可以包括表示用于集成电路的晶体管(或者其它IC部件)和电连接的多边形。当其制作在半导体晶片上时，掩模布局文件中的多边形还可以表示集成电路的不同层。例如，可以在具有扩散层和多晶硅层的半导体晶片上形成晶体管。因此，掩模布局文件可以包括绘制在扩散层上的一个或者多个多边形和绘制在多晶硅层上的一个或者多个多边形。可以将对于每一层的多边形转换成表示集成电路的一层的掩模图案文件。可以使用每个掩模图案文件为特定层产生光掩模。在一些实施例中，掩模图案文件可以包括集成电路的一个以上的层，使得可以使用光掩模将来自一个以上的层的特征成像到半导体晶片的表面上。
使用激光器、电子束、X射线光刻系统，可以将所希望的图案成像到光掩模坯件的抗蚀剂层中。在一个实施例中，激光器光刻系统可以使用氩离子激光器，其发射具有大约364nm的波长的光。在其它的实施例中，激光器光刻系统使用发射波长为从大约150nm到大约300nm的光的激光器。可以通过下述来制作光掩模12：显影和刻蚀抗蚀剂层的暴露区域以产生图案，刻蚀没有被抗蚀剂覆盖的图案化层18的部分，并去除没有显影的抗蚀剂以在衬底16上产生图案化层18。
图案化层18可以包括具有对应于形成在半导体晶片上的集成电路部件的几何形状的一个或者多个部件。在光刻工艺中，可以将这些部件的几何形状转移到半导体晶片的表面上，以形成相对应的集成电路部件。这些集成电路部件可以包括，但是不局限于例如电阻器、晶体管、电容器、互连、通孔和金属线。
在一些实施例中，图案化层18可以包括对应于IC部件的一个或者多个特征30(参见图2)，对于其，关于一个或者多个电特性和/或特征的精度和/或精确度对于其中形成这类部件的IC的适当的或者所希望的操作可能是重要的或者关键的。这些IC部件可以被称为关键特性IC部件32(参见图2)。在一些实施例中，关键特性IC部件32可以包括具有一个或者多个匹配电特性的至少两个IC部件。在其它的实施例中，关键特性IC部件32可以包括具有任何适当的匹配特性的两个或者更多个IC部件，其对于IC的适当的或者所希望的操作可能是重要的。
由于IC部件的电特性可以至少部分地依赖于IC部件的物理几何形状(包括形状和尺寸)，因此关键特性IC部件32的几何形状可能是重要的或者关键的，以便于提供IC的适当的或者所希望的操作所需的电特性。如上所述，关键特性IC部件32可以具有应当彼此匹配的一个或者多个电特性。因而，可能重要的是，这些IC部件的几何形状或者彼此匹配或者另外对关键特性IC部件32提供匹配的电特性。
如上所述，关键特性IC部件32可以包括任何IC部件，对于其，和其一个或者多个电特性或者特征有关的精度和/或精确度对于包含关键特性IC部件32的IC的适当的或者所希望的操作是重要的或者关键的。在一些实施例中，关键特性IC部件32可以包括一对(或更多)相关的电阻器，使得每个电阻器提供基本相等量的电阻，以便于允许包括它们的IC的适当的或者所希望的操作。在另一个实施例中，关键特性IC部件32可以包括一对(或更多)相关的电容器，使得每个电容器提供基本相等量的电容，以便于允许IC的适当的或者所希望的操作。在另一个实施例中，关键特性IC部件32可以包括一对(或更多)相关的电感器，使得每个电感器提供基本相等量的电感，以便于允许IC的适当的或者所希望的操作。
在其它的实施例中，关键特性IC部件32可以包括具有一个或者多个电特性的一个或者多个IC部件，在精确度的特定程度内其基本上和特定的预定测量匹配。例如，关键特性IC部件32可以包括这样的电阻器，该电阻器在大约+/-2欧姆的容差范围内应当提供大约354欧姆的电阻。
应当理解的是，这里讨论的IC部件只是实例，并且关键特性IC部件32可以包括任何其他类型的IC部件。
图2是示出了根据本发明的实施例用于形成关键特性IC部件32的光刻工艺的局部三维图。光掩模12上的图案化层18可以包括(其中其它的特征没有被示出)至少一对特定特征30a和30b，其具有和要形成在半导体晶片40上的至少一对关键特性IC部件32a和32b分别对应的几何形状。可以按照上面关于图1所描述的那样或者使用用于形成光掩模12的图案化层18的任何其它适当技术，形成包括特征30a和30b的图案化层18。
半导体晶片40可以包括多个管芯，其还可以被称作芯片，其每个都包括包含多个IC部件的一个或者多个集成电路。在一些实施例中，半导体晶片40可以包括适用于制造半导体器件和集成电路的单晶半导体材料的薄的、圆形片。关键特性IC部件32a和32b可以形成要被形成在半导体晶片40上的集成电路42的一部分。
如图2所示，可以执行一个或者多个光刻和/或其它制造工艺，如箭头44所示，以将由包括特征30a和30b的图案化层18形成的图像转移到半导体晶片40的第一区上，以便于形成包括关键特性IC部件32a和32b的集成电路42(或者集成电路42的至少一部分)。在形成关键特性IC部件32a和32b之后，例如，通过在关键特性IC部件32a和/或32b上的特定点处或者在集成电路42中的其它地方连接探针或者其它测量装置，可以测量集成电路部件32a和/或32b的一个或者多个电特性。可以使用测量的结果确定关键特性IC部件32a和/或32b的一个或者多个电特性是否令人满意。在一个实施例中，根据精确度或者精度的预定等级，如果测量的电特性和预定值匹配，则关键特性IC部件32a和/或32b的电特性可能是令人满意的。
如果关键特性IC部件32a和/或32b的一个或者多个测量的电特性不令人满意，则可以物理地修改图案化层18中的特征30a和30b的一个或者两个的几何形状。例如，这种修改可以包括任何适当地去除或者增加材料，如在下面参考图3A-3C更具体地讨论的。在一些实施例中，可以根据电特性的测量结果确定对特征30a和/或30b执行的特定的物理修改(包括修改的类型和/或数量)。
一旦对特征30a和30b的一个或者两个作出修改，则可以重复图2中所示的光刻和/或其它制造工艺，以将由包括特征30a和30b的图案化层18形成的图像转移到半导体晶片40的第二区上，或者另一半导体晶片上，以便于形成包括关键特性IC部件32a和32b的集成电路42(或者集成电路42的至少一部分)。该对关键特性IC部件32a和32b优选不同于形成在半导体晶片40的第一区中的所述对。
在形成第二对关键特性IC部件32a和32b之后，可以再次测量每个部件的一个或者多个电特性，并确定其是令人满意的还是不令人满意的。如果测量的电特性不令人满意，则可以再次物理地修改图案化层18中的特征30a和30b的一个或者两个的几何形状。可以以重复的方式重复下述工艺：修改特征30a和/或30b，形成关键特性IC部件32a和32b，并测试关键特性IC部件32a和/或32b，直到形成至少一对关键特性IC部件32a和32b为止，对于其测量的电特性是令人满意的。
图3A-3C是示出了根据本发明的特定实施例修改光掩模12的图案化层18中的特征30(例如上面讨论的特征30a和/或30b)的几何形状的实例方法的特征30的顶视图。
图3A示出了多个凹口50，其包括实例凹口50a、50b、50c和50d，其可以通过去除形成特征30的材料的一部分形成在特征30中，以便于减少特征30的体积或者其它尺寸。在一个实施例中，使用用于从衬底30去除材料的任何适当技术，例如使用激光修整技术或者特定的刻蚀工艺，可以在特征30中形成一个或者多个凹口50。
如相对于凹口50d所示的，可以用长度“L”和宽度“W”限定每个凹口50。在一些实施例中，可以基于和特征30有关的电特性的测量确定长度L和宽度W。在一个实施例中，可以使用特征30在半导体晶片40上产生电阻器，以及凹口50可以改修改成在半导体晶片40上的相应关键特性部件32的电阻。例如，在特征30中形成凹口50a(具有特定长度L和宽度W)可以将所得到的电阻器的电阻减小大约百分之一(1％)，在特征30中形成凹口50b(具有特定长度L和宽度W)可以将所得到的电阻器的电阻减小大约百分之二(2％)，在特征30中形成凹口50c(具有特定长度L和宽度W)可以将所得到的电阻器的电阻减小大约百分之三(3％)，以及在特征30中形成凹口50d(具有特定长度L和宽度W)可以将所得到的电阻器的电阻减小大约百分之四(4％)。因此，可以根据和特征30有关的电特性的测量形成具有特定尺寸L和W的凹口50。
图3B示出了多个分路52，其包括实例分路52a、52b、52c和52d，其可以通过去除形成特征30的材料的一部分形成在特征30中。在一个实施例中，可以使用用于从特征30去除材料的任何适当技术，例如使用激光修整技术或者特定的刻蚀工艺，在特征30中形成一个或者多个分路52。
如关于分路52a所示的，可以用长度“Ls”和宽度“Ws”限定每个分路52。可以从特征30的侧54以距离”Wn”所示的一定距离形成每个分路52。通过从特征30去除材料分路52可以被开口，以形成从特征30的侧54延伸到分路52的凹口56。因此，可以使用分路52提供用于凹口56的预定宽度Wn。例如，通过形成从特征30的侧54延伸到分路52a的凹口56a，分路52a可以被开口。如图3B所示，可以用宽度Wn和长度Ln限定凹口56a的尺寸。
在一些实施例中，根据和特征30有关的一个或者多个电特性的测量可以决定分路52的一个或者多个长度Ls和/或宽度Ws从特征30的侧54到分路52的距离Wn和/或56的长度Ln。在一个实施例中，可以使用特征30在半导体晶片40上产生电阻器，以及一个或者多个分路52可以改修改成在半导体晶片40上的相应关键特性部件32的电阻。例如，在特征30中形成并将分路50a开口(与特征30的侧54隔开第一特定距离Wn形成)可以将所得到的电阻器的电阻减小大约百分之四(4％)，在特征30中形成并将分路50b开口(与特征30的侧54隔开第二特定距离Wn形成)可以将所得到的电阻器的电阻减小大约百分之三(3％)，在特征30中形成并将分路50c开口(与特征30的侧54隔开第三特定距离Wn形成)可以将所得到的电阻器的电阻减小大约百分之二(2％)，以及在特征30中形成并将分路50d开口(与特征30的侧54隔开第四特定距离Wn形成)可以将所得到的电阻器的电阻减小大约百分之一(1％)。
在一些实施例中，可以将一个或者多个分路52预形成到特征30中。根据和特征30相关的一个或者多个电特性的测量，可以选择将要被开口的一个或者多个预形成的分路52，以便于提供该一个或者多个电特性的所希望的变化。例如，如图3B所示，可以测量使用具有四个分路52a-52d的特征30形成的电阻器的电阻，并且由这些测量可以确定电阻应当被减小大约百分之三(3％)。假定已知将分路52b开口将所得到的电阻器的电阻减小了大约百分之三(3％)，则可以选择分路52b以通过形成凹口56b被开口。
图3C示出了包括实例延伸58a、58b、58c和58d的多个延伸58，其可以通过添加与特征30相邻的材料形成在特征30上，以便于增加特征30的体积或者其它尺寸。使用用于将材料添加到形成在光掩模12的图案化层18中的任何特征的任何适当技术，例如使用多种沉积技术，可以将一个或者多个延伸58添加到特征30。延伸58可以由或者可以不由和特征30相同的材料形成。
如关于实例延伸58c所示的，可以用长度“L”和宽度“W”限定每个延伸58。在一些实施例中，根据和特征30有关的一个或者多个电特性的测量，可以确定长度L和宽度W。在一个实施例中，可以使用特征30在半导体晶片40上产生电阻器，以及延伸58可以改修改成在半导体晶片40上的相应关键特性部件32的电阻。例如，在特征30中形成延伸58a(具有特定长度L和宽度W)可以将所得到的电阻器的电阻增加大约百分之一(1％)，在特征30中形成延伸58b(具有特定长度L和宽度W)可以将所得到的电阻器的电阻增加大约百分之二(2％)，在特征30中形成延伸58c(具有特定长度L和宽度W)可以将所得到的电阻器的电阻增加大约百分之三(3％)，以及在特征30中形成延伸58a(具有特定长度L和宽度W)可以将所得到的电阻器的电阻增加大约百分之四(4％)。因此，根据和特征30有关的电特性的测量，可以形成具有特定尺寸L和W的延伸58。
图4示出了根据本发明的实施例在半导体晶片40中形成关键特性IC部件32的重复方法的流程图。
在步骤100，可以形成具有包括一个或者多个特征30的图案化层18的光掩模12，该一个或者多个特征30对应于要形成在半导体晶片40中的一个或者多个关键特性IC部件32。可以使用任何适当的技术，包括例如这里所讨论的那些，形成光掩模12。
在步骤102，可以执行一个或者多个光刻和/或其它制造工艺，以将由包括特征30的几何形状的图案化层18形成的图像转移到晶片40上，以便于形成集成电路的至少一部分，其包括该一个或者多个关键特性IC部件32。
在步骤104，通过在关键特性IC部件32上的特定点处或者在集成电路中的其它地方连接探针或者其它测量装置，可以测量该一个或多个关键特性IC部件32的一个或者多个电特性。例如，在一个或者多个关键特性集成电路部件32包括电阻器对的例子中，可以测量每个电阻器的电阻。
在步骤106，可以使用在步骤104收集的测量，例如根据精确度或者精度的某一预定等级来确定关键特性IC部件32的一个或者多个电特性是否令人满意。
如果确定关键特性IC部件的该一个/多个电特性是令人满意的，则可以使用光掩模12在任何数量的半导体晶片上制造任何数量的集成电路，其包括关键特性IC部件32，如在步骤108所示的。
可替换地，如果确定关键特性IC部件32的一个或者多个电特性不是令人满意的，则可以确定应当物理地修改光掩模12的图案化层18中的至少一个特征30的几何形状，如在步骤110所示的。例如上面参考图3A-3C所讨论的，这种修改可以包括任何从至少一个特征30适当地去除或者添加材料。在一些实施例中，根据该一个或者多个电特性的测量的结果，可以确定要执行的特定物理修改(包括这种修改的类型和/或数量)。
一旦在步骤110对光掩模12进行了修改，则该方法可以回到步骤102以在另一个半导体晶片上(或者在相同半导体晶片的不同区域上)形成新的一组关键特性IC部件32。然后可以在步骤104测量该新的一组关键特性IC部件32的电特性，在步骤106确定是否令人满意，以及如果确定还不令人满意则在步骤108再次修改。该重复工艺可以持续，直到形成在步骤106确定其测量的电特性令人满意的一组关键特性IC部件32为止。因此可以对光掩模12的图案化层18中的特征30进行任何次数的修改，直到它们可操作用于制造具有令人满意的电特性的关键特性IC部件32为止。
通过根据上述的重复工艺修改光掩模12的图案层18，可以使用所得到的光掩模12在多个半导体晶片上形成具有令人满意的电特性的关键特性IC部件32。因此，和用于制造关键特性集成电路部件的先前技术相比，可以减少或者消除在制造的晶片上的关键特性IC部件32的修改(例如修整或激光烧蚀)的数量。因此，可以提高制造工艺的效率。
图5是示出了根据本发明的实施例形成在半导体晶片中的集成电路的一部分的三维图。特别地，在图5中所示的集成电路的该部分可以包括形成在第一层154中的第一对互连或者通孔150和152、形成在第二层158中的电阻器156、以及形成在第三层164中的第二对互连或者通孔160和162。互连150、152、160和162中的每一个可以物理地耦接到电阻器156。该部件形成可以提供包括电阻器156和一对互连的多个电势电路，这对互连潜在地包括例如(1)互连150和152，(2)互连150和162，(3)互连160和162，和/或(4)互连160和152。只是为了说明的目的，下面的讨论集中在包括电阻器156以及互连150和152的电势电路。
如在本领域中公知的，集成电路中的电阻器的电阻部分地依赖于耦接到电阻器的接触之间的有效距离。因此，在该实例中，电阻器156的电阻部分地依赖于互连150和152之间的有效距离，在图5中表示为长度RL。根据互连150和电阻器156之间的有效接触点以及互连152和电阻器156之间的有效接触点之间的距离可以限定互连150和152之间的有效距离RL。通过改变互连150和152之间的有效距离RL，可以改变电阻器156的电阻。
如下面参考图6所述的，使用重复工艺可以测试和修改用于形成互连150和152的光掩模，以形成产生被分开了有效距离RL的互连150和152的所希望的光掩模，其由电阻器156产生所希望的电阻。然后可以使用光掩模在任何适当数量的晶片上形成互连150和152，其由此可以减少或者消除对制造的晶片上的互连150和152的修改(例如修整或者激光烧蚀)的数量，其由此可以减少循环时间、增加产量和/或降低成本。
图6是根据本发明的实施例具有图案化层18的光掩模12的一部分的顶视图，其包括用于形成互连150和152(参见图5)的一对掩模特征172和172。可以执行一个或者多个光刻和/或其它制造工艺以将由包括掩模特征170和172的几何形状的图案化层18形成的图像转移到半导体晶片上，以便于形成互连150和152。应当理解的是，可以在一个或者多个其它光刻和/或其它制造工艺中使用一个或者多个其它光掩模12，以形成电阻器156和互连160和162，其可以在形成互连150和152之前形成。
在形成电阻器156和互连150和152之后的某一点，例如通过在互连150和152处或者在电路中的其它地方连接探针或者其它测量装置，可以测量电阻器156的电阻(和/或一个或者多个其它电特性)。基于这些测量的结果，例如根据精确度或者精度的某一预定等级，可以确定测量的电阻器156的电阻是否令人满意。
如果测量的电阻器156的电阻是令人满意的，则可以使用光掩模12在任何数量的半导体晶片上的任何数量的集成电路中制造互连150和152。可替换地，如果测量的电阻器156的电阻不是令人满意的，则可以确定应当改变互连150和152之间的有效距离RL，以便于改变电阻器156的电阻。为了改修改成在随后晶片上的互连150和152之间的有效距离RL，可以修改掩模特征170和172中的至少一个的几何形状，以调节掩模特征170和172之间的有效距离，在图6中表示为长度CL。
掩模特征170和/或172的几何形状的这种修改可以包括对掩模特征170和/或172任何适当地去除和/或添加材料。例如，在一些实施例中，可以在掩模特征170和/或172中形成凹口，或者可以和掩模特征170和/或172相邻地形成延伸，例如上面参考图3A-3C所描述的。在图6中示出了实例修改。例如，关于掩模特征170，可以去除面对掩模特征172的掩模特征170的一部分，表示为部分180，以便于增加掩模特征170和172之间的有效距离CL。可替换地，可以邻近掩模特征170的最远离掩模特征172的侧形成延伸，表示为延伸182，以便于增加掩模特征170和172之间的有效距离CL。作为另一个实例，关于掩模特征172，可以去除最远离掩模特征170的掩模特征172的一部分，表示为部分184，以便于减小掩模特征170和172之间的有效距离CL。可替换地，可以邻近掩模特征170面对掩模特征170的侧形成延伸，表示为延伸186，以便于减小掩模特征170和172之间的有效距离CL。可以利用这些材料的去除和/或添加的任何适当组合来根据需要修改掩模特征170和172之间的有效距离CL。在一些实施例中，根据测量的电阻器156的电阻的结果，可以确定要在掩模特征170和172的一个或者两个上进行的特定物理修改(包括这种修改的类型和/或数量)。
如上所述一旦对掩模特征170和/或172作出修改，则可以再次执行该一个或者多个光刻和/或其它制造工艺，以将由包括掩模特征170和172的修改的几何形状的图案化层18形成的图像转移到另一个半导体晶片上(或者同一晶片的不同区域上)，以便于在该晶片上形成新的一组互连150和152。再一次，可以在一个或者多个其它光刻和/或其它制造工艺中使用一个或者多个其它光掩模12，以形成电阻器156和互连160和162，其可以在形成互连150和152之前形成。
在新晶片上(或者同一晶片的新部分上)形成电阻器156和第二对互连160和162之后，可以再次测量电阻器156的电阻并确定其是否令人满意。如果电阻器156的电阻仍不令人满意，则可以再次物理地修改光掩模12的掩模特征170和172中的一个或者两个的几何形状，以便于改变掩模特征170和172之间的有效距离CL，由此改变互连160和162之间的有效距离RL并改变电阻器156的电阻。可以以重复的方式重复下述工艺：修改掩模特征170和/或172、形成测试电阻器156和互连160以及162、并测试测试电阻器156，直到形成具有令人满意的电阻的电阻器为止。
尽管相对于其特定的优选实施例已经描述了本发明，但是可以建议本领域技术人员作出多种变化和修改，并且本发明旨在包含落在所附权利要求的范围内的这些变化和修改。

Claims (36)

1、一种形成集成电路部件的方法，包括：
提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征；
执行第一光刻工艺，以将第一掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成第一IC部件；
测量第一IC部件的至少一个电特性；以及
至少基于对第一IC部件的该至少一个电特性的测量的结果，物理地修改第一掩模特征几何形状。
2、如权利要求1的方法，还包括：
执行第二光刻工艺，以将第一掩模特征的修改的第一掩模特征几何形状转移到第二半导体晶片区，以在第二半导体晶片区中形成第二IC部件；
测量第二IC部件的该至少一个电特性；以及
如果对第二IC部件的该至少一个电特性的测量的结果不是令人满意的，则物理地修改修改的第一掩模特征几何形状。
3、如权利要求2的方法，还包括，如果对第二IC部件的该至少一个电特性的测量的结果是令人满意的，则执行一个或者多个另外的光刻工艺，以将修改的掩模特征几何形状转移到一个或者多个另外的半导体晶片区，以在该一个或者多个半导体晶片区中形成一个或者多个IC部件。
4、如权利要求1的方法，其中：
第一IC部件包括电阻器；以及
测量第一IC部件的至少一个电特性包括测量电阻器的电阻。
5、如权利要求1的方法，其中第一IC部件包括电容器。
6、如权利要求1的方法，其中物理地修改第一掩模特征几何形状包括物理地去除第一掩模特征的一部分。
7、如权利要求6的方法，其中物理地去除第一掩模特征的该部分包括在第一掩模特征中形成凹口。
8、如权利要求6的方法，其中物理地去除第一掩模特征的该部分包括：
在第一掩模特征中形成分路；以及
通过形成从第一掩模特征的一侧延伸到该分路的凹口将该分路开口。
9、如权利要求1的方法，其中物理地修改第一掩模特征几何形状包括将延伸添加到第一掩模特征。
10、如权利要求9的方法，其中将该延伸添加到第一掩模特征包括沉积材料，以形成从第一掩模特征的至少一侧延伸的延伸。
11、一种形成集成电路部件的方法，包括：
提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征和具有对应于第二类型的IC部件的第二掩模特征几何形状的第二掩模特征；
执行第一光刻工艺，以将第一和第二掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成第一IC部件和第二IC部件；
测量第一半导体晶片中的第一IC部件的至少一个电特性；
测量第一半导体晶片中的第二IC部件的至少一个电特性；
比较第一IC部件的该至少一个测量的电特性和第二IC部件的该至少一个测量的电特性；以及
基于所测量的电特性的比较，确定是否物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个。
12、如权利要求11的方法，还包括基于测量的电特性的比较，物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个。
13、如权利要求12的方法，还包括：
执行第二光刻工艺，以将第一掩模特征几何形状和第二掩模特征几何形状转移到第二半导体晶片区，以在第二半导体晶片区中形成第三IC部件和第四IC部件，在第二光刻工艺中使用的光掩模包括对第一掩模特征几何形状和第二掩模特征几何形状中的至少一个的修改；
测量第二半导体晶片区中的第三IC部件和第四集成IC中的至少一个的至少一个电特性；以及
如果对该至少一个电特性的测量的结果不是令人满意的，则物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个。
14、如权利要求13的方法，还包括，如果该至少一个电特性的测量结果是令人满意的，则执行一个或者多个另外的光刻工艺，以将第一掩模特征几何形状和第二掩模特征几何形状转移到一个或者多个另外的半导体晶片区，以在该一个或者多个另外的半导体晶片区中形成另外的IC部件。
15、如权利要求11的方法，其中：
第一IC部件和第二IC部件包括电阻器；
测量第一IC部件的至少一个电特性包括测量第一IC部件的电阻；以及
测量第二IC部件的至少一个电特性包括测量第二IC部件的电阻。
16、如权利要求11的方法，其中第一IC部件和第二IC部件包括电容器。
17、如权利要求12的方法，其中物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个包括物理地去除第一掩模特征的一部分。
18、如权利要求17的方法，其中物理地去除第一掩模特征的一部分包括在第一掩模特征中形成凹口。
19、如权利要求17的方法，其中物理地去除第一掩模特征的一部分包括：
在第一光掩模特征中形成分路；以及
通过形成从第一掩模特征的侧延伸到该分路的凹口将该分路开口。
20、如权利要求12的方法，其中物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个包括将延伸添加到第一掩模特征。
21、如权利要求20的方法，其中将该延伸添加到第一掩模特征包括沉积材料，以形成从第一掩模特征的至少一侧延伸的该延伸。
22、一种形成集成电路部件的方法，包括：
提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的掩模特征几何形状的掩模特征；
执行光刻工艺，以将掩模特征的掩模特征几何形状转移到半导体晶片区，以在半导体晶片区上形成IC部件；
测量IC部件的至少一个电特性；
确定该一个或者多个测量的结果是否令人满意；
如果确定该一个或者多个测量的结果不令人满意，则修改掩模特征几何形状；以及
重复执行光刻工艺的步骤，测量至少一个电特性，确定结果是否令人满意，并修改掩模特征几何形状，直到确定该一个或者多个测量的结果是令人满意的为止。
23、一种形成集成电路部件的方法，包括：
提供第一光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征；
提供第二光掩模，其包括均具有对应于第二类型的集成电路(IC)部件的第二掩模特征几何形状的一个或者多个第二掩模特征；
使用第一光掩模执行第一光刻工艺，以将第一掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成第一IC部件；
使用第二光掩模执行第二光刻工艺，以将第二掩模特征几何形状转移到第一半导体晶片区，在第一半导体晶片区中形成一个或者多个第二IC部件，该一个或者多个第二IC部件的每个耦接到第一IC部件；
测量第一IC部件的至少一个电特性；
至少基于第一IC部件的该至少一个电特性的测量结果，物理地修改该一个或者多个第二掩模特征中的至少一个的第二掩模特征几何形状。
24、如权利要求23的方法，其中：
执行第一光刻工艺包括在第一半导体晶片区中的第一层中形成第一IC部件；以及
执行第二光刻工艺包括在第一半导体晶片区中的第二层中形成该一个或者多个第二IC部件，该第二层和第一层相邻。
25、如权利要求23的方法，其中；
该一个或者多个第二掩模特征包括一对第二掩模特征，其均具有对应于第二类型的IC部件的第二掩模特征几何形状；
执行第二光刻工艺包括使用第一光掩模执行第二光刻工艺，以将该对第二掩模特征的每一个的第二掩模特征几何形状转移到第一半导体晶片区，以在第一半导体晶片区中形成一对第二IC部件，该对第二IC部件的每一个在有效接触点处耦接到第一IC部件；以及
物理地修改第二掩模特征几何形状包括修改该对第二掩模特征和第一IC部件之间的有效接触点之间的距离。
26、如权利要求25的方法，其中：
第一集成电路部件包括电阻器；
该对第二集成电路部件包括耦接到电阻器的一对互连，使得电阻器的电阻至少部分地依赖于该对互连和电阻器之间的有效接触点之间的距离；以及
测量第一集成电路部件的至少一个电特性包括测量电阻器的电阻。
27、如权利要求25的方法，其中修改该对第二掩模特征和第一IC部件之间的有效接触点之间的距离包括去除该对第二掩模特征的至少一个的一部分，以增大或者减小该对第二掩模特征和第一IC部件之间的有效接触点之间的距离。
28、如权利要求25的方法，其中修改该对第二掩模特征和第一IC部件之间的有效接触点之间的距离包括将延伸添加到该对第二掩模特征的至少一个，以增大或者减小该对第二掩模特征和第一IC部件之间的有效接触点之间的距离。
29、如权利要求23的方法，还包括：
物理地修改第二掩模特征几何形状；
使用第一光掩模执行第三光刻工艺，以将第一掩模特征几何形状转移到第二半导体晶片区，以在第二半导体晶片区中形成第一IC部件；
使用第二光掩模执行第四光刻工艺，以将第二掩模特征几何形状转移到第一半导体晶片区，以在第二半导体晶片区中形成一个或多个第二IC部件，该一个或多个第二IC部件的每一个耦接到第一IC部件，在第四光刻工艺中使用的第二光掩模包括对第二掩模特征几何形状的修改；
测量第二半导体晶片区中的第一IC部件的至少一个电特性；以及
如果第一IC部件的该至少一个电特性的测量结果不令人满意，则物理地修改第二掩模特征几何形状。
30、如权利要求29的方法，还包括，如果第二半导体晶片区中的第一IC部件的该至少一个电特性的测量结果是令人满意的，则执行一个或者多个另外的光刻工艺，以将第二掩模特征几何形状转移到一个或者多个另外的半导体晶片区，以在该一个或者多个半导体晶片区中形成一个或者多个第二IC。
31、一种集成电路装置，包括形成在特定半导体晶片区中的特定集成电路部件，该特定集成电路部件至少通过下述形成：
提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征；
执行第一光刻工艺，以将第一掩模特征几何形状转移到测试半导体晶片区，以在该测试半导体晶片区中形成测试IC部件；
测量该测试IC部件的至少一个电特性；以及
至少基于该测试IC部件的该至少一个电特性的测量结果，物理地修改第一掩模特征；以及
执行第二光刻工艺，以将修改的第一掩模特征几何形状转移到该特定半导体晶片区，以在第二半导体晶片区中形成该特定IC部件。
32、如权利要求31的集成电路装置，其中：
该测试IC部件包括电阻器；以及
测量该测试IC部件的至少一个电特性包括测量电阻器的电阻。
33、如权利要求31的集成电路装置，其中该测试IC部件包括电容器。
34、一种集成电路装置，包括形成在特定半导体晶片区中的特定集成电路部件对，该特定集成电路部件对至少通过下述形成：
提供光掩模，其包括具有对应于第一类型的集成电路(IC)部件的第一掩模特征几何形状的第一掩模特征和具有对应于第二类型的IC部件的第二掩模特征几何形状的第二掩模特征；
执行第一光刻工艺，以将第一掩模特征几何形状和第二掩模特征几何形状转移到测试半导体晶片区，以在该测试半导体晶片区中形成测试第一IC部件和测试第二IC部件；
测量该测试第一IC部件的至少一个电特性；
测量该测试第二IC部件的至少一个电特性；
比较该测试第一IC部件的该至少一个测量的电特性和该测试第二IC部件的该至少一个测量的电特性；
基于所测量的电特性的比较，物理地修改第一掩模特征几何形状和第二掩模特征几何形状中的至少一个；以及
执行第二光刻工艺，以将第一掩模特征几何形状和第二掩模特征几何形状转移到该特定半导体晶片区，以在该特定半导体晶片区中形成该特定集成电路部件对，在第二光刻工艺中使用的光掩模包括对第一掩模特征几何形状和第二掩模特征几何形状中的至少一个的修改。
35、如权利要求34的集成电路装置，其中：
该测试第一IC部件和该测试第二IC部件包括电阻器；
测量该测试第一IC部件的至少一个电特性包括测量该测试第一IC部件的电阻；以及
测量该测试第二IC部件的至少一个电特性包括测量该测试第二IC部件的电阻。
36、一种集成电路装置，包括：
形成在半导体晶片区中的第一集成电路(IC)部件；和
形成在半导体晶片区中的一个或者多个第二IC部件，该一个或者多个第二IC部件的每一个耦接到第一IC部件，第一IC部件和该一个或者多个第二IC部件至少通过下述形成：
提供第一光掩模，其包括具有对应于第一类型的IC部件的第一掩模特征几何形状的第一掩模特征；
提供第二光掩模，其包括均具有对应于第二类型的IC部件的第二掩模特征几何形状的一个或者多个第二掩模特征；
使用第一光掩模执行第一光刻工艺，以将第一掩模特征几何形状转移到测试半导体晶片区，以在该测试半导体晶片区中形成测试第一IC部件；
使用第二光掩模执行第二光刻工艺，以将该一个或者多个第二掩模特征的每一个的第二掩模特征几何形状转移到该测试半导体晶片区，以在该测试第一半导体晶片区中形成一个或者多个测试第二IC部件，该一个或者多个测试第二IC部件的每个耦接到该测试第一IC部件；
测量该测试第一IC部件的至少一个电特性；
至少基于该测试第一IC部件的该至少一个电特性的测量结果，物理地修改该一个或者多个第二掩模特征的至少一个的第二掩模特征几何形状；
使用第一光掩模执行第三光刻工艺，以将第一掩模特征几何形状转移到半导体晶片区，以在半导体晶片区中形成第一IC部件；以及
使用第二光掩模执行第四光刻工艺，以将该一个或者多个第二掩模特征的每个的第二掩模特征几何形状转移到半导体晶片区，以在半导体晶片区中形成该一个或多个第二IC部件，该一个或多个第二IC部件的每一个耦接到第一IC部件，在第四光刻工艺中使用的第二光掩模包括对该一个或者多个第二掩模特征的至少一个的第二掩模特征几何形状的修改。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106485563A (zh) * 2015-08-27 2017-03-08 硅实验室公司 用于集成电路装置的水平架构处理

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8572517B2 (en) * 2008-06-10 2013-10-29 Cadence Design Systems, Inc. System and method for modifying a data set of a photomask
US8502544B1 (en) * 2012-05-14 2013-08-06 Taiwan Mask Corporation Method for testing mask articles
US9679803B2 (en) * 2014-01-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming different patterns in a semiconductor structure using a single mask

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62235765A (ja) * 1986-04-04 1987-10-15 Mitsubishi Electric Corp モノリシツクマイクロ波増幅器
JP3006804B2 (ja) * 1991-07-31 2000-02-07 日本電気株式会社 ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法
US5326659A (en) * 1992-03-05 1994-07-05 Regents Of The University Of California Method for making masks
JPH11111922A (ja) * 1997-09-30 1999-04-23 Toshiba Corp 抵抗回路及びこれを含む半導体装置
US6255125B1 (en) * 1999-03-26 2001-07-03 Advanced Micro Devices, Inc. Method and apparatus for compensating for critical dimension variations in the production of a semiconductor wafer
JP3292175B2 (ja) * 1999-05-13 2002-06-17 日本電気株式会社 半導体装置
JP2002118049A (ja) * 2000-10-06 2002-04-19 Hitachi Ltd 半導体集積回路装置の製造方法
US6562639B1 (en) * 2000-11-06 2003-05-13 Advanced Micro Devices, Inc. Utilizing electrical performance data to predict CD variations across stepper field
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106485563A (zh) * 2015-08-27 2017-03-08 硅实验室公司 用于集成电路装置的水平架构处理

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