CN1609706A - 图案化金属层的方法与金属内连线的制造方法 - Google Patents
图案化金属层的方法与金属内连线的制造方法 Download PDFInfo
- Publication number
- CN1609706A CN1609706A CN 200310102322 CN200310102322A CN1609706A CN 1609706 A CN1609706 A CN 1609706A CN 200310102322 CN200310102322 CN 200310102322 CN 200310102322 A CN200310102322 A CN 200310102322A CN 1609706 A CN1609706 A CN 1609706A
- Authority
- CN
- China
- Prior art keywords
- processing procedure
- metal
- etching processing
- electric paste
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明是关于一种图案化金属层的方法与金属内连线的制造方法,该图案化金属层的方法,是首先提供基底,且基底上已形成有数个元件结构,以及与这些元件结构所对应的数个内连线结构;之后,在基底上方形成介电层;接着,在介电层上形成金属材料层;然后对金属材料层进行电浆蚀刻制程,形成图案化的金属层,其中电浆蚀刻制程是以较低功率变压偶合式电浆进行,所以可解决现有技术中晶圆中心与晶圆边缘处的介电层其过度蚀刻程度不一致的问题。本发明可降低晶圆中心处与边缘处的介电层其过度蚀刻程度的差异性,另可使得晶圆中心处与边缘处的介电层被移除的厚度一致,还可使反应室的温度保持一致,而可提高晶圆中心处与晶圆边缘处的过度蚀刻速率的一致性。
Description
技术领域
本发明涉及一种半导体制程,特别是涉及一种图案化金属层的方法与金属内连线的制造方法。
背景技术
在半导体产业中,集成电路(Integrated Circuits,IC)的生产,主要可以分为三个阶段:集成电路设计(IC design)、集成电路的制作(ICprocess)及集成电路的封装(IC package)。其中,裸晶片(Die)是经由晶圆(Wafer)制作、电路设计、多道光罩制作以及切割晶圆等步骤而完成。晶圆具有一主动表面(Active surface),其是泛指晶圆上具有主动元件(Activedevice)的表面。当晶圆内部的集成电路完成之后,晶圆的主动表面会由一保护层(Passivation layer)所覆盖,且在保护层中更具有数个开口,以暴露出焊垫(Bonding pad)。形成焊垫的目的在于使最终由晶圆切割所形成的裸晶片,可经由焊垫而向外电性连接于一承载器(Carrier),其中承载器是为一封装基板(Package plate base)或一印刷电路板(Printed circuitboard),而晶片是以打线接合(Wire bonding)或覆晶接合(Flip-chipbonding)的方式而配置于承载器上,使晶片的焊垫藉由导线(Wire)或焊料块(Solder bump)而电性连接于承载器的接点,以构成一晶片封装结构。
一般来说,在晶圆上形成数个元件结构以及将这些元件相互串接的内连线结构之后,需在金属内连线的最上层形成金属焊垫,以将晶圆上的元件结构与外界电性相接。在图1A至图1B中,是绘示出位于金属内连线上方的焊垫结构的剖面示意图。请参阅图1A所示,金属焊垫的制程是先在金属内连线(图中未示)的最上层的介电层100上沉积一层金属材料层106。其中,图中的标号102是表示位于晶圆中心处,标号104是表示位于晶圆边缘处。
然后,请参阅图1B所示,以现有习知的电浆蚀刻制程来图案化该金属材料层106,以形成图案化的金属层106a,该图案化的金属层106a是作为焊垫之用。其中,该电浆蚀刻制程更包括过度蚀刻(over etching)制程,以确保能够精确地定义出每一个焊垫,意即在蚀刻制程中,位于金属材料层106a下方的介电层100会部分被移除。
然而,在上述的电浆蚀刻的过程中,因为在同一晶圆上的晶圆边缘处与晶圆中心处会有一些差异,例如晶圆边缘处可能获得较少的反应气体,所以会造成晶圆中心处与边缘处的金属材料层的蚀刻速率不一致。除此之外,晶圆中心处与边缘处的蚀刻速率不一致的问题同样亦会发生于过度蚀刻制程,而使得被移除的介电层厚度也不尽相同(如图1B所示)。值得注意的是,该晶圆中心与边缘处的介电层移除厚度不同的问题可以说是相当的显著,甚至可以直接以肉眼察觉出不同厚度的介电层所产生的色差。
由此可见,上述现有的图案化金属层的方法与金属内连线的制造方法仍存在有诸多的缺陷,而亟待加以进一步改进。为了解决现有的图案化金属层的方法与金属内连线的制造方法的缺陷,相关厂商莫不费尽心思来谋求解决之道,但长久以来一直未见适用的设计被发展完成,此显然是相关业者急欲解决的问题。
有鉴于上述现有的图案化金属层的方法与金属内连线的制造方法存在的缺陷,本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识,积极加以研究创新,以期创设一种新的图案化金属层的方法与金属内连线的制造方法,能够改进现有的图案化金属层的方法与金属内连线的制造方法,使其更具有实用性。经过不断的研究、设计,并经反复试作及改进后,终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于,克服现有的图案化金属层的方法与金属内连线的制造方法存在的缺陷,而提供一种新的图案化金属层的方法与金属内连线的制造方法,所要解决的技术问题是使其可以解决现有技术因晶圆中心处与边缘处所获得的反应气体不同,而使得晶圆中心处与边缘处的介电层其过度蚀刻程度不一致的问题,从而更加适于实用,且具有产业上的利用价值。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种图案化金属层的方法,其包括以下步骤:提供一基底,该基底上已形成有复数个元件结构,以及与该些元件结构所对应的复数个内连线结构;在该基底上方形成一介电层,以覆盖该些内连线结构;在该介电层上形成一金属材料层;以及对该金属材料层进行一电浆蚀刻制程,以形成图案化的一金属层,其中该电浆蚀刻制程所使用的变压偶合式电浆(TCP)电源是介于400至600瓦之间。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的图案化金属层的方法,其中所述的电浆蚀刻制程所使用的反应气体是包括BCl3与Cl2。
前述的图案化金属层的方法,其中所述的BCl3与Cl2的混合比例是介于0.2至0.5之间。
前述的图案化金属层的方法,其中在进行该电浆蚀刻制程时,更包括同时通入一惰性气体。
前述的图案化金属层的方法,其中所述的惰性气体包括氦气。
前述的图案化金属层的方法,其中所述的氦气的压力是介于10至12torr之间。
前述的图案化金属层的方法,其中进行该电浆蚀刻制程的反应室的压力是介于12至15mt之间。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种金属内连线的制造方法,其包括以下步骤:提供一基底,该基底上已形成有复数个元件结构;在该些元件结构上形成一介电层,以覆盖该些元件结构,且该介电层中已形成有复数个插塞,而且该些插塞是与所对应的该些元件结构电性连接;在该介电层上形成一金属材料层,以覆盖该些插塞;以及对该金属材料层进行一电浆蚀刻制程,以形成一导线结构,其中该电浆蚀刻制程所使用的变压偶合式电浆(TCP)电源是介于400至600瓦之间,且该导线结构是与所对应的该些插塞电性连接。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的金属内连线的制造方法,其中所述的电浆蚀刻制程所使用的反应气体是包括BCl3与Cl2。
前述的金属内连线的制造方法,其中所述的BCl3与Cl2的混合比例是介于0.2至0.5之间。
前述的金属内连线的制造方法,其中在进行该电浆蚀刻制程时,更包括同时通入一惰性气体。
前述的金属内连线的制造方法,其中所述的惰性气体包括一氦气。
前述的金属内连线的制造方法,其中所述的氦气的压力是介于10至12torr之间。
前述的金属内连线的制造方法,其中进行该电浆蚀刻制程的反应室的压力是介于12至15mt之间。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知,为了达到前述发明目的,本发明的主要技术内容如下:
本发明提出一种图案化金属层的方法,该方法是首先提供基底,该基底上已形成有数个元件结构,以及与这些元件结构所对应的数个内连线结构。之后,在基底上方形成介电层,以覆盖内连线结构。接着,在介电层上形成金属材料层。然后,对金属材料层进行电浆蚀刻制程,以形成图案化的金属层。其中,电浆蚀刻制程是以变压偶合式电浆来进行,其电源功率例如是介于400至600瓦之间,且电浆蚀刻制程所使用的反应气体例如是BCl3与Cl2,其BCl3与Cl2的比例例如是0.2至0.5之间。此外,反应室的压力例如是介于12至15mt之间。另外,在进行电浆蚀刻制程时,更包括同时通入惰性气体,且该惰性气体例如是氦气,其压力例如是介于10至12torr之间。其中该电浆蚀刻制程是以较低功率的变压偶合式电浆进行,所以可以解决现有习知技术中晶圆中心与晶圆边缘处的介电层,其过度蚀刻程度不一致的问题。
本发明提出一种金属内连线的制造方法,该方法是首先提供基底,该基底上已形成有数个元件结构。之后,在这些元件结构上形成介电层,以覆盖这些元件结构,且该介电层中已形成有数个插塞,这些插塞是与所对应的元件结构电性连接。然后,在介电层上形成金属材料层,以覆盖这些插塞。接着,对金属材料层进行电浆蚀刻制程,以形成导线结构。其中,导线结构是与所对应的插塞电性连接,且电浆蚀刻制程是以变压偶合式电浆来进行之,其电源功率例如是介于400至600瓦之间,且电浆蚀刻制程所使用的反应气体例如是BCl3与Cl2,其BCl3与Cl2的比例例如是0.2至0.5之间。此外,反应室的压力例如是介于12至15mt之间。另外,在进行电浆蚀刻制程时,更包括同时通入惰性气体,且该惰性气体例如是氦气,其压力例如是介于10至12torr之间。
借由上述技术方案,本发明至少具有以下优点及积极效果:
由于上述的图案化金属层的方法与金属内连线的制造方法,其蚀刻制程是以较低功率的变压偶合式电浆进行之,因此可以增加金属材料层对介电层的蚀刻选择比,以降低晶圆中心处与边缘处的介电层其过度蚀刻程度的差异性。
此外,由于本发明使用BCl3与Cl2的比例较现有习知技术为低,因此可以降低气体离子对于介电层的轰击(bombardment)能力,以减少晶圆中心处与边缘处的介电层其过度蚀刻程度的差异,而使得晶圆中心处与边缘处的介电层被移除的厚度一致。
另外,由于本发明在蚀刻制程中所通入的惰性气体,其压力较现有技术为高,因此可以使得反应室的温度保持一致,而可提高晶圆中心处与晶圆边缘处的过度蚀刻速率的一致性。
综上所述,本发明特殊结构的图案化金属层的方法与金属内连线的制造方法,可解决现有技术因晶圆中心处与边缘处所获得的反应气体不同,而使得晶圆中心处与边缘处的介电层其过度蚀刻程度不一致的问题,从而更加适于实用,且具有产业上的利用价值。其具有上述诸多的优点及实用价值,并在同类方法中未见有类似的设计公开发表或使用而确属创新,其不论在方法上或功能上皆有较大的改进,在技术上有较大的进步,并产生了好用及实用的效果,且较现有的图案化金属层的方法与金属内连线的制造方法具有增进的多项功效,从而更加适于实用,而具有产业的广泛利用价值,诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,并可依照说明书的内容予以实施,以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1A至图1B是现有习知的一种金属焊垫的制造流程及结构的剖面示意图。
图2A至图2C是依照本发明一较佳实施例的一种金属内连线的制造流程及结构的剖面示意图。
图3A至图3B是依照本发明一较佳实施例的一种金属焊垫的制造流程及结构的剖面示意图。
100、208、224:介电层 102、201:晶圆中心处
104、203:晶圆边缘处 106、214、228:金属材料层
106a、232:金属层 200:基底
202:MOS晶体管 204:闸极
206:源极/汲极 210、226:插塞
212、222:接触窗开口 216、230:电浆蚀刻制程
218:导线结构 IMD、IMD1、IMD2:内金属介电层
具体实施方式
以下结合附图及较佳实施例,对依据本发明提出的图案化金属层的方法与金属内连线的制造方法其具体方法、步骤、特征及其功效,详细说明如后。
图2A至图2C是依照本发明一较佳实施例的一种金属内连线的制造流程及结构的剖面示意图。
请参阅图2A所示,本发明的金属内连线的制造方法,是首先提供基底200,该基底200上已形成设有数个元件结构。其中,基底200例如是硅晶圆。此外,元件结构例如是金属氧化半导体晶体管(MOS)202,其中,MOS晶体管202中包括闸极204以及源极/汲极206,且关于MOS晶体管202的制造方法例如是进行现有习知的MOS制程。另外,图中的标号201是表示晶圆中心处,标号203是表示晶圆边缘处。
接着,请继续参阅图2A所示,在这些MOS晶体管202上形成介电层208,且该介电层208中具有数个接触窗开口212,而且该些开口212例如是暴露出源极/汲极206。其中,介电层208的材质例如是氧化硅,其形成方法例如是化学气相沉积法。此外,由于介电层208是用来隔绝不同层的金属内连线,故又称为内金属介电层(Inter-Metal Dielectric,IMD)。
然后,在这些接触窗开口212中形成插塞210,且这些插塞210是与所对应的源极/汲极206电性连接。其中,插塞210的材质例如是钨,其形成方法例如是现有习知的金属镶嵌制程(Damascene)。该金属镶嵌制程例如是先在介电层208上全面性地沉积一层导电材料(图中未示),以将介电层208中的接触窗开口212填满。然后,进行化学机械研磨法(chemicalmechanical polishing),以去除接触窗开口212以外的导电材料。
然后,请继续参阅图2A所示,在介电层208上形成金属材料层214,以覆盖这些插塞210。其中,该金属材料层214的材质例如是铝或是铝合金。此外,金属材料层214的形成方法例如是物理气相沉积法或是化学气相沉积法。
接着,请参阅图2B所示,对金属材料层214进行电浆蚀刻制程216,以形成导线结构218,该导线结构218是与所对应的插塞210电性连接,且导线结构218是作为内连线之用。此外,电浆蚀刻制程216是以变压偶合式电浆进行,且其电源功率是小于现有习知电浆蚀刻常使用的功率(现有习知功率是为600-800瓦),本发明所使用的电源功率例如是介于400至600瓦之间。
此外,其反应气体例如是BCl3与Cl2,其混合比率是小于现有习知电浆蚀刻常使用的混合比例(0.5-1),该比例例如是介于0.2至0.5之间。
另外,在进行电浆蚀刻制程216时,更包括同时通入惰性气体,且该惰性气体的压力是大于现有习知电浆蚀刻常使用的压力(现有习知所通入的氦气是为6-10torr)。在本发明中,惰性气体例如是氦气,且通入的氦气的压力例如是介于10至12torr之间。
此外,反应室的压力是大于现有习知的反应室的压力(现有习知的压力是为8-12mt),而本发明的压力例如是介于12至15mt之间。
值得一提的是,由于在蚀刻制程中所使用功率比现有习知的变压偶合式电浆电源功率低,所以可以增加金属材料层214对介电层208的蚀刻选择比,以减少晶圆中心处201与晶圆边缘处203的过度蚀刻程度的差异。其中,在一较佳实施例中,金属材料层214对介电层208的蚀刻选择比例如是从7.73提升至15.31。
此外,在进行蚀刻制程216中的过度蚀刻制程,由于所使用的BCl3与Cl2的其混合比例较现有习知技术为低,所以可以降低气体离子对于介电层208的轰击能力,以减少晶圆中心处201与晶圆边缘处203的介电层208其过度蚀刻程度的差异,而使得晶圆中心处201与晶圆边缘处203的介电层208其被移除的厚度一致。
另外,由于在蚀刻制程216中所通入的惰性气体,其压力较一般现有技术大,因此可以使得反应室的温度保持一致,以提高晶圆中心处201与晶圆边缘处203的过度蚀刻速率的一致性。
接着,请参阅图2C所示,在第一层的金属内连线完成之后,更可重复图2A至图2B的制程,以继续形成一层以上的金属内连线。其形成方法是在原本的内金属介电层(IMD)208上形成另一层IMD1,并采取前述的方法在IMD1中形成另一层金属内连线220(如图2C所示)。其中,后续的多层的内连线制程亦采用上述的相关制程参数来完成,这些多层内连线是彼此电性连接。当然,在图示中虽仅标示出二层的内连线结构,但是本发明并不限定于此。
当金属内连线完成之后,为了使晶圆可与外部的承载器(Carrier)电性连接,所以必须制作出金属焊垫使其与外部的承载器接合,以下对金属焊垫的形成方法加以具体说明。
图3A至图3B是依照本发明一较佳实施例的一种金属焊垫的制造流程及结构的剖面示意图。
请参阅图3A所示,该金属焊垫制程是进行于金属内连线之后。该方法是先在基底200上方的最上层的内金属介电层(IMD2)上形成金属材料层228。其中,在最上层的IMD2中已具有数个接触窗开口222,且这些接触窗开口222中已形成有插塞226,而且该插塞226是与下方的IMD1的金属内连线220电性连接。
此外,金属材料层228的材质例如是铝或是铝合金,且金属材料层228的形成方法例如是物理气相沉积法或是化学气相沉积法。另外,金属材料层228是与插塞226电性连接。
另外,图中的标号201是表示晶圆中心处,标号203是表示晶圆边缘处。
然后,请参阅图3B所示,对金属材料层228进行电浆蚀刻制程230,以形成图案化的金属层232,其中金属层232是作为焊垫之用,且金属层232是与插塞226电性连接。其中,反应室的压力是大于现有习知常使用的压力,该压力例如是介于12至15mt之间。
此外,电浆蚀刻制程230是以变压偶合式电浆进行之,且其电源功率是小于现有习知电浆蚀刻常使用的功率,其电源功率例如是介于400至600瓦之间。如此一来,可以增加金属材料层228对介电层224的蚀刻选择比,以减少晶圆中心处201与晶圆边缘处203的过度蚀刻程度的差异。其中,在一较佳实施例中,金属材料层228对IMD2的蚀刻选择比例如是从7.73提升至15.31。
此外,其反应气体例如是BCl3与Cl2,其混合比例是小于现有习知电浆蚀刻常使用的混合比例,该比例例如是介于0.2至0.5之间。如此一来,可以降低气体离子对于介电层224的轰击能力,以减少晶圆中心处201与晶圆边缘处203的介电层224其过度蚀刻程度的差异,而使得晶圆中心处201与晶圆边缘处203的介电层224其被移除的厚度一致。
另外,在进行电浆蚀刻制程230时,更包括同时通入惰性气体,且该惰性气体的压力是大于现有习知电浆蚀刻常使用的流量大小。其中,惰性气体例如是氦气,且氦气的压力例如是介于10至12torr之间。如此一来,可以使得反应室的温度保持一致,以提高晶圆中心处201与晶圆边缘处203的过度蚀刻速率的一致性。
由于上述的图案化金属层的方法与金属内连线的制造方法,其蚀刻制程是以变压偶合式电浆进行,且所使用的功率比现有习知所使用的功率低,因此可以增加金属材料层对介电层的蚀刻选择比,以降低晶圆中心处与边缘处的介电层其过度蚀刻程度的差异性。
此外,由于本发明使用BCl3与Cl2的反应气体的比例较一般现有技术为低,因此可以降低对于介电层的轰击(bombardment)能力,以减少晶圆中心处与边缘处的介电层其过度蚀刻程度的差异,而使得晶圆中心处与边缘处的介电层被移除的厚度一致。
另外,由于本发明的蚀刻制程所通入的惰性气体,其压力较一般现有技术为高,因此可以使得反应室的温度保持一致,而可提高晶圆中心处与边缘处的过度蚀刻速率的一致性。
此外,在形成内连线的金属层时,由于晶圆上的各个区域的所欲形成的金属图案疏密程度不同,因此,在蚀刻制程时,会因微负载效应(microloading effect),而造成蚀刻速率的差异。然而,利用本发明除了解决现有习知晶圆中心处与边缘处蚀刻速率不一致的问题,对于金属内连线制程而言,亦可解决因微负载效应,所造成蚀刻速率不一致的问题。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例,但是凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (14)
1、一种图案化金属层的方法,其特征在于其包括以下步骤:
提供一基底,该基底上已形成有复数个元件结构,以及与该些元件结构所对应的复数个内连线结构;
在该基底上方形成一介电层,以覆盖该些内连线结构;
在该介电层上形成一金属材料层;以及
对该金属材料层进行一电浆蚀刻制程,以形成图案化的一金属层,其中该电浆蚀刻制程所使用的变压偶合式电浆(TCP)电源是介于400至600瓦之间。
2、根据权利要求1所述的图案化金属层的方法,其特征在于其中所述的电浆蚀刻制程所使用的反应气体是包括BC13与C12。
3、根据权利要求2所述的图案化金属层的方法,其特征在于其中所述的BC13与C12的混合比例是介于0.2至0.5之间。
4、根据权利要求1所述的图案化金属层的方法,其特征在于其中在进行该电浆蚀刻制程时,更包括同时通入一惰性气体。
5、根据权利要求4所述的图案化金属层的方法,其特征在于其中所述的惰性气体包括氦气。
6、根据权利要求5所述的图案化金属层的方法,其特征在于其中所述的氦气的压力是介于10至12torr之间。
7、根据权利要求1所述的图案化金属层的方法,其特征在于其中进行该电浆蚀刻制程的反应室的压力是介于12至15mt之间。
8、一种金属内连线的制造方法,其特征在于其包括以下步骤:
提供一基底,该基底上已形成有复数个元件结构;
在该些元件结构上形成一介电层,以覆盖该些元件结构,且该介电层中已形成有复数个插塞,而且该些插塞是与所对应的该些元件结构电性连接;
在该介电层上形成一金属材料层,以覆盖该些插塞;以及
对该金属材料层进行一电浆蚀刻制程,以形成一导线结构,其中该电浆蚀刻制程所使用的变压偶合式电浆(TCP)电源是介于400至600瓦之间,且该导线结构是与所对应的该些插塞电性连接。
9、根据权利要求8所述的金属内连线的制造方法,其特征在于其中所述的电浆蚀刻制程所使用的反应气体是包括BC13与C12。
10、根据权利要求9所述的金属内连线的制造方法,其特征在于其中所述的BC13与C12的混合比例是介于0.2至0.5之间。
11、根据权利要求8所述的金属内连线的制造方法,其特征在于其中在进行该电浆蚀刻制程时,更包括同时通入一惰性气体。
12、根据权利要求11所述的金属内连线的制造方法,其特征在于其中所述的惰性气体包括一氦气。
13、根据权利要求12所述的金属内连线的制造方法,其特征在于其中所述的氦气的压力是介于10至12torr之间。
14、根据权利要求8所述的金属内连线的制造方法,其特征在于其中进行该电浆蚀刻制程的反应室的压力是介于12至15mt之间。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200310102322 CN1609706A (zh) | 2003-10-24 | 2003-10-24 | 图案化金属层的方法与金属内连线的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200310102322 CN1609706A (zh) | 2003-10-24 | 2003-10-24 | 图案化金属层的方法与金属内连线的制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1609706A true CN1609706A (zh) | 2005-04-27 |
Family
ID=34756365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200310102322 Pending CN1609706A (zh) | 2003-10-24 | 2003-10-24 | 图案化金属层的方法与金属内连线的制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1609706A (zh) |
-
2003
- 2003-10-24 CN CN 200310102322 patent/CN1609706A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11756931B2 (en) | Chip package structure with molding layer | |
US20220359447A1 (en) | Chip Package Structure with Bump | |
CN1658368A (zh) | 半导体装置的制造方法 | |
CN100350607C (zh) | 半导体器件及其制造方法 | |
CN1716601A (zh) | 半导体器件和半导体晶片及其制造方法 | |
CN1714444A (zh) | 半导体装置、布线基板和布线基板制造方法 | |
CN1658372A (zh) | 半导体装置及其制造方法 | |
CN1677659A (zh) | 穿通电极、设有穿通电极的隔片及其制造方法 | |
CN1581483A (zh) | 半导体装置及其制造方法、电路基板及电子机器 | |
CN101075554A (zh) | 半导体装置的制造方法 | |
CN101043023A (zh) | 三维集成电路的形成方法 | |
CN1453847A (zh) | 半导体装置及其制造方法、电路基片和电子仪器 | |
CN101079372A (zh) | 基板处理方法和半导体装置的制造方法 | |
CN1722421A (zh) | 包括再分布图案的半导体封装及其制造方法 | |
CN1779960A (zh) | 半导体装置及其制造方法 | |
CN1095197C (zh) | 半导体晶片 | |
CN1905175A (zh) | 半导体装置及其制造方法 | |
CN101060088A (zh) | 半导体封装结构及其制造方法 | |
CN1591789A (zh) | 半导体装置的制造方法 | |
CN1129180C (zh) | 半导体器件及其制造方法 | |
CN1445847A (zh) | 半导体装置及其制造方法 | |
CN1538520A (zh) | 半导体封装和制造方法 | |
CN1728341A (zh) | 半导体装置的制造方法 | |
CN1433571A (zh) | 半导体器件,用于在半导体上制造电路的金属叠层板和制造电路的方法 | |
CN1767178A (zh) | 半导体载板及其制造方法与半导体封装组件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C12 | Rejection of a patent application after its publication | ||
RJ01 | Rejection of invention patent application after publication |