CN1596064A - 提高了导电层密合性的导电性薄板以及包含它的产品 - Google Patents

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Abstract

本发明的导电性薄板(1)具有以下特征，即，在具有1个以上通孔(3)的绝缘性基体(2)中，该通孔(3)是贯穿该绝缘性基体(2)的细孔，且在包括该通孔(3)壁面的绝缘性基体(2)的整个面上，根据溅射法或者蒸镀法形成有基底导电层(5)，并且在该基底导电层(5)表面的整个面或者部分面上，形成有顶部导电层(6)，同时，由该顶部导电层(6)填充该通孔(3)。

Description

提高了导电层密合性的导电性薄板以及包含它的产品
技术领域
本发明涉及导电性薄板，具体涉及可用作各种电路基板的导电性薄板，另外还涉及可利用于各种产品(例如电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车)的导电性薄板。
背景技术
以往，作为电气、电子部件用电路基板或者半导体电路基板使用的FPC(柔性印刷电路基板、Flexible Printed Circuit)或者TAB(Tape AutomatedBonding)基板，如同特开平9-148698号公报中所公开，使用的是具有在绝缘性基体上粘贴作为导电层的铜箔而成的结构的导电性薄板。
在具有该结构的导电性薄板中，为了提高形成电路时的加工性，并防止所形成的电路发生断线或者短路，需要以高密合性粘接绝缘性基体和铜箔。作为这种密合方法，曾采用了以下的方法，例如，在绝缘性基体上涂敷粘接剂并粘贴铜箔的方法，或者在铜箔上浇注树脂的方法。而且，为了进一步提高这些绝缘性基体和铜箔之间的密合性，还做了一些尝试，即，选择各种各样的粘接剂，或者在铜箔表面附着铜的粒状物来形成凹凸状突起。
然而，虽然通过这些方法可以在一定程度上提高绝缘性基体和铜箔之间的密合性，但是随着电路图案的精细化，所述的任何一种方法都被指出存在以下问题。即，在使用粘接剂的时候，不论使用的是何种粘接剂，其涂敷厚度都会达到10～30μm，导电性薄板整体厚度将变大，从而成为对电路图案的精细化不利的重要原因。另外，在蚀刻导电层来形成精细化的电路图案的时候，该粘接剂层有时会妨碍蚀刻。此外，在铜箔表面附着铜的粒状物并由此形成凹凸状突起的时候，该粒状物有时会妨碍电路图案的精细化。还有，在绝缘性基体的正反两面粘贴铜箔的时候，这些问题会变得更为显著。
为此，人们已经探讨并研究出了，不采取如以上所述的借助粘接剂或者凹凸状突起粘贴铜箔与绝缘性基体的方法，而是在绝缘性基体上直接形成导电层的各种方法。作为采用该方法的导电性薄板，例如，如同在特开2002-43752号公报中所公开，已提出了如下所述的导电性薄板，即，通过对绝缘性基体实施非电解镀而形成导电层之后，又在其上通过电镀形成了导电层的导电性薄板。
但是，用该方法形成导电层的导电性薄板中，由于通过非电解镀形成的导电层和绝缘性基体之间的密合性低，因此，人们要求提供进一步提高了这两者间的密合性的导电性薄板。
另一方面，在特开2003-133669号公报和特开平11-214838号公报中，公开了以下的电路基板，即，在基板上通过溅射等形成基底层，并在该层上通过镀覆形成了导电层的电路基板。但是，由于没有公开能解决该基底层劣化的方法，因此，存在因该基底层的劣化而导致导电层密合性下降的问题。
发明内容
本发明是鉴于上述的现状作出的，其目的在于提供一种提高了绝缘性基体和导电层之间的密合性的导电性薄板。
本发明的导电性薄板具有以下特征，即，在具有1个以上通孔的绝缘性基体中，该通孔是贯穿该绝缘性基体的细孔，且在包括该通孔壁面在内的绝缘性基体的整个面上，通过溅射法或者蒸镀法形成有基底导电层(groundconductive layer)，并且，在该基底导电层表面的整个面或者部分面上，形成有顶部导电层(top conductive layer)，同时由该顶部导电层填充该通孔。
另外，本发明的导电性薄板具有以下特征，即，在具有1个以上通孔的绝缘性基体的任何一侧的表面上粘贴有金属箔，且该通孔是仅贯穿该绝缘性基体的细孔，在包括该通孔壁面以及未粘贴该金属箔的一方的绝缘性基体的表面上，通过溅射法或者蒸镀法形成有基底导电层，并且在该基底导电层表面的整个面或者部分面上，形成有顶部导电层，同时由该顶部导电层填充该通孔。
所述绝缘性基体优选为由离子枪照射过离子的材料。另外，所述通孔在所述绝缘性基体的正反两面上，最好具有大致相同的开孔面积。
所述顶部导电层最好通过电镀法形成，同时，由该顶部导电层进行的该通孔的填充，最好与顶部导电层的形成同时进行。
所述基底导电层或者所述顶部导电层，最好经加工而形成电路。此外，上述金属箔也最好经加工而形成电路。
另外，所述基底导电层以及所述顶部导电层最好由Cu或者含Cu的合金构成，且所述金属箔优选为铜箔。
还有，在包括该通孔壁面的绝缘性基体的整个面与所述基底导电层之间，最好通过溅射法或者蒸镀法形成有抗劣化层。另外，在所述通孔壁面以及未粘贴该金属箔的一方的绝缘性基体的表面，和所述基底导电层之间，最好通过溅射法或者蒸镀法形成有抗劣化层。
另外，所述抗劣化层最好由选自Ni、Cr、Co、Zn以及Si中的至少一种元素，或者至少含其中一种元素的合金、氧化物或氮化物中的任何一种构成。
此外，本发明的产品可以是包含所述导电性薄板的产品，且作为该产品，最好是电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车中的任一种。
本发明的导电性薄板中，如上所述，在包括通孔壁面在内的绝缘性基体的整个面(当粘贴有金属箔时，是指没有粘贴金属箔的一方的表面)上，通过溅射法或者蒸镀法，形成有基底导电层，因此大幅度地提高了绝缘性基体和基底导电层之间的密合性。另外，顶部导电层与基底导电层之间的密合性也良好。因此，利用它们之间的协同作用，可以提供由基底导电层和顶部导电层构成的所谓导电层以高密合性形成于绝缘性基体上的导电性薄板。
关于本发明的上述以及其他的目的、特征、状态以及优点，可以通过利用附图所进行的下面的详细说明，做进一步的了解。
附图说明
图1是，本发明的导电性薄板的截面示意图。
图2是，本发明的导电性薄板的俯视示意图。
图3A是表示本发明的导电性薄板的制造工序的流程图之一，是绝缘性基体的截面示意图。
图3B是同一流程图之一，是形成有定位孔及通孔的状态下的绝缘性基体的截面示意图。
图3C是同一流程图之一，是形成有抗劣化层及基底导电层的状态下的绝缘性基体的截面示意图。
图3D是同一流程图之一，是通过形成顶部导电层而完成的导电性薄片的截面示意图。
图4A是，表示本发明的导电性薄板的另一制造工序的流程图之一，是绝缘性基体的截面示意图。
图4B是，同一流程图之一，是形成有定位孔及通孔的状态下的绝缘性基体的截面示意图。
图4C是，同一流程图之一，是形成有抗劣化层及基底导电层的状态下的绝缘性基体的截面示意图。
图4D是，同一流程图之一，是在基底导电层上形成有保护层的状态下的绝缘性基体的截面示意图。
图4E是，同一流程图之一，是在未形成有保护层的部分形成了顶部导电层的状态下的绝缘性基体的截面示意图。
图4F是，同一流程图之一，是剥掉保护层的状态下的绝缘性基体的截面示意图。
图4G是，同一流程图之一，是通过柔性蚀刻而剥掉抗劣化层和基底导电层后所形成的导电性薄板的截面示意图。
图5是，使用了未粘贴有金属箔的绝缘性基体的、本发明的导电性薄板的截面示意图。
具体实施方式
下面，参照附图，对本发明的实施方式进行说明。本说明书的附图中，标有同样的参照符号的部分表示同样的部分或者是相应的部分。
<导电性薄板及其用途>
如图1所示，本发明的导电性薄板1具有以下结构，即，在具有1个以上的通孔3的绝缘性基体2中，在包括该通孔3的壁面4的绝缘性基体的整个面上，形成有基底导电层5和顶部导电层6。
另外，如图5所示，作为本发明的导电性薄板还可以使用粘贴绝缘性基体2和金属箔10而成的导电性薄板。
此外，图2是本发明的导电性薄板1的俯视图。还有，在本发明的导电性薄板1中，还可以形成定位标记7。
具有这样的结构的本发明的导电性薄板，通过加工所述的基底导电层或者顶部导电层而形成电路，进而可作为各种电路基板使用。另外，所述金属箔也可以加工成使其形成电路。从而，本发明的导电性薄板可以很好地适用于半导体用基板或者电气、电子部件用电路基板、各种插件(packaging)、汽车部件、太阳能电池、天线电路基板、IC卡等。因此，本发明涉及使用了该导电性薄板的各种电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车。下面，说明本发明的导电性薄板的各个构成。
<绝缘性基体>
对作为本发明的导电性薄板的基材使用的绝缘性基体，没有特别的限定，只要是以往用于该用途的公知的基体，都可以使用。特别优选使用具有薄厚度的薄膜形状的材料。这是因为，这不仅能适合于后述的基底导电层等的形成，而且还能加工成卷筒形等长条连续形状，进而提高生产效率。
作为这些绝缘性基体的例子，如可举出PET、PEN等聚酯、聚酰亚胺、芳族聚酰胺、聚砜、聚醚酰亚胺、聚苯醚、液晶聚合物、玻璃纤维强化环氧树脂、酚醛树脂、丙烯酸树脂等的薄膜。其中，特别优选使用由柔软性优良且能实现高性能化的PET、PEN等聚酯、聚酰亚胺、玻璃纤维强化环氧树脂等构成的薄膜。
另外，这些绝缘性基体的厚度可以是4～300μm，优选12～50μm。如果小于4μm，则强度变弱的同时有时很难进行形成基底导电层等的加工；而如果超过300μm，则如后所述，在对通孔形成基底导电层等的时候，有时会引起故障，同时在形成为长条状的情况下，很难进行卷筒化。
如上所述，作为绝缘性基体特别优选具有薄膜状形状的材料，在具有薄膜状形状的情况下，可以是单张形态，也可以是卷筒形等长条连续形状，而这些形态都不会有问题。本发明中，特别考虑到在制造导电性薄板时的加工效率，优选使用卷筒形等长条连续形状的材料。
<粘贴了金属箔的绝缘性基体>
作为本发明的绝缘性基体，可以使用在其任何一侧的表面粘贴金属箔的材料。此时，后述的通孔是，保留金属箔并仅贯穿绝缘性基体而开孔形成。另外，在粘贴绝缘性基体和金属箔之前或之后的任何时期，都可以进行形成该通孔的开孔操作。
本发明的金属箔与绝缘性基体，可以借助粘接剂形成为将两者粘贴的形态，另外也可以在金属箔上浇注树脂并由该树脂构成绝缘性基体，无论是通过哪一种形成方法形成，都可以采用。
作为该金属箔，可以使用其厚度为2～200μm的材料，优选12～35μm。如果小于2μm，则在与绝缘性基体粘贴的加工过程中有时不易操作；而如果超过200μm，则很难通过蚀刻等形成电路。
另外，作为该金属箔特别优选使用铜箔。这是由于它的导电性良好且适合于形成电路。
此外，通过与后述的基底导电层或者顶部导电层相同地对该金属箔进行加工，可以形成电路，并由此可形成所需的电路图案。特别是，在导电性薄板的任何一侧的表面形成非高度精细化的电路的情况下，优选利用该金属箔形成上述的电路。
(利用离子枪的对绝缘性基体的预处理)
本发明的绝缘性基体最好使用如下的绝缘性基体，即，利用可对对象物照射离子的离子枪，照射了至少一种离子的绝缘性基体。作为这种离子，可以使用氩等稀有气体离子或者氧离子或者氮离子，或者是它们的混合离子等。
如果如上所述地对绝缘性基体照射离子，则后述的基底导电层或者抗劣化层相对于绝缘性基体的密合性将会有很大的提高。虽然还没有详细解释清楚该机理，但可认为有以下原因，即，通过离子照射，有可能使绝缘性基体表面发生了活性化，或者是被实施了极其微细状态的粗糙化处理(凹凸处理)。
对于绝缘性基体的这种照射，最好在形成后述的通孔之后进行。另外，在如上所述地粘贴有金属箔的情况下，可以在粘贴绝缘性基体和金属箔之前或之后的任何时期进行离子照射。
另外，作为离子枪的离子照射条件，例如可以是如下：即，具备离子枪的装置中在1×10-3～7×10-1Pa、优选为5×10-3～5×10-1Pa的真空下，离子原料气体流量为50～500cc/分钟、优选为180～250cc/分钟，靶电流为0.01～5kW/dm2、优选为0.1～3kW/dm2的条件下进行照射。
<通孔>
本发明的绝缘性基体中具有1个以上的通孔。该通孔是贯穿所述绝缘性基体的细孔。本发明的导电性薄板中，通过对该通孔填充后述的顶部导电层，可使形成于绝缘性基体的正反两面的顶部导电层(粘贴有金属箔的情况下是指金属箔和顶部导电层)之间实现电连接。
就这种通孔的形状而言，除了要贯穿所述绝缘性基体的正反面之外没有特别的限定，例如，其截面形状可以是圆形也可以是多边形。该通孔的内径为5～200μm，优选为10～50μm。如果该内径小于5μm，则很难完成开孔，从而会使加工成本升高；而如果超过200μm，则用后述的顶部导电层填充孔内部所需的时间将会变长，从而会使生产效率下降。另外，在不提高生产成本的范围内，该通孔的内径尺寸越小越好，这有利于电路设计。
如上所述的通孔最好在所述绝缘性基体的正反两面具有大致同样的开孔面积，但是也可以分别具有不同的开孔面积。
对于该通孔的开孔，没有特别的限定，只要是以往公知的开孔方法(开孔加工方法)，哪一种方法都可以使用。例如，可使用CO2激光、YAG激光、激元激光等各种激光，或者用冲压或者冲孔方法，贯穿绝缘性基体而进行开孔。另外，作为采用该方法的开孔装置，最好使用能连续地处理绝缘性基体且在此之后采取卷取方式的装置。这是因为它能有助于提高制造效率。
<基底导电层>
本发明的基底导电层，是在包括所述通孔壁面在内的绝缘性基体的整个面(粘贴有金属箔的情况下是指未粘贴金属箔的一侧的表面)上，利用溅射法或者蒸镀法而形成的。该基底导电层具有以下的作用，即，主要辅助后述的顶部导电层以高密合性承载于绝缘性基体上，同时与该顶部导电层共同赋予导电性薄板导电性。
在这里，该溅射法或者蒸镀法的加工条件，可根据使用的元素种类以及形成的基底导电层厚度，适当选择以往公知的任何条件。
例如，作为溅射法的加工条件，可以采用如下，即：在溅射装置中，在1×10-3～7×10-1Pa、优选为5×10-3～5×10-1Pa的真空下，氩气体为50～500cc/分钟、优选为180～250cc/分钟，靶电流为0.01～5kW/dm2、优选为0.1～3kW/dm2的条件下进行。另外，作为蒸镀法的加工条件，可以采用如下，即：在蒸镀装置中，在1×10-5～1×10-3Pa、优选为1×10-4～1×10-3Pa的真空下，功率为5～100kW、优选为10～30kW的条件下进行。
这样，通过用溅射法或者蒸镀法形成基底导电层，可以使构成基底导电层的元素在绝缘性基体(包含通孔的壁面)的表面上极为致密且均匀地形成。由此，可以达到绝缘性基体和基底导电层之间的高度的密合性，而这种高度的密合性是，通过非电解镀法形成基底导电层时是无法获得的优良效果。另外，如前所述，若使用离子枪预先对绝缘性基体照射离子，则可以利用与由该基底导电层引起的密合性提高效果的协同作用，可以获得更高的密合性，因此特别优选。
这种基底导电层优选由选自Cu、Ag、Sn、Ni、Bi或者Zn中的至少一种金属，或者是至少含其中一种金属的合金构成。其中，该基底导电层更优选由Cu或者含Cu的合金构成。
这种基底导电层的适当的形成厚度是500～5000，优选为1000～3000。如果小于500，则无法充分发挥提高后述的顶部导电层密合性的作用，而即使超过5000，也不会对顶部导电层的密合性的提高带来显著改善，反倒不利于成本的节约。
这种基底导电层可以是1层(单层)，也可以层叠2层以上(多层)形成，而由2层以上的层叠形成的时候，可以使其作为整体具有所述的厚度。
另外，作为通过溅射法或者蒸镀法形成所述基底导电层的各种装置，优选使用能连续处理绝缘性基体并且在此之后采取将其卷取的方式的装置，其中特别优选使用并设有离子枪的装置。这是因为此种结构不仅有利于提高制造效率，而且可以防止在各种处理之后再度变成非活性状态。
<顶部导电层>
本发明的顶部导电层，形成于所述基底导电层表面的整个面上或者部分面上，且填充所述通孔。即，该顶部导电层主要构成配线层，具有赋予导电性薄板导电性的作用。
因此，这种顶部导电层的形成厚度优选厚于基底导电层。由此，可以获得降低电阻等良好的电特性。
另外，这种顶部导电层优选通过电镀法形成，且最好同时进行对所述通孔的填充。这是因为这样可以提高制造效率，同时可使顶部导电层一体形成于通孔内，可以赋予可靠性高的导电性。
该电镀法的条件，可以根据构成顶部导电层的元素种类以及所形成的顶部导电层的厚度，适当选择以往公知的任何条件。例如，可以使用电镀液(含适当浓度金属的液体。例如，铜的情况下，硫酸铜50～200g/l、硫酸100～250g/l、氯10～100ppm)，并在以下的条件下实行，即，液温为10～90℃，优选15～60℃；电流密度为0.1～10A/dm2，优选0.5～5A/dm2。特别是，在进行电镀的时候，作为输出侧的波形，最好选择DC、脉冲、PR以及斩波中的任何一个。
由此，通过用电镀法形成顶部导电层，可以形成与基底导电层的密合性极高的结构，同时还可以使其厚度更厚，并且可以同时进行所述通孔的填充与顶部导电层的形成。
这种顶部导电层优选由选自Cu、Ag、Sn、Ni、Bi或者Zn中的至少一种金属，或者是至少含其中一种金属的合金构成。该顶部导电层优选由Cu或者含Cu的合金构成。另外，顶部导电层优选由与基底导电层相同的原材料形成。由此，可以进一步提高与基底导电层之间的密合性。
这种顶部导电层的适当的形成厚度是0.5～50μm，优选5～20μm。如果小于0.5μm，则得不到足够的导电性，会导致电阻变得过高等问题；而即使超过50μm，也不会对顶部导电层的导电性带来显著改善，反而不利于成本的节约。
这种顶部导电层可以是1层(单层)，也可以通过层叠2层以上(多层)形成，而由2层以上的层叠形成的时候，可以使其作为整体具有所述的厚度。
另外，作为通过电镀法形成所述顶部导电层的各种装置，优选使用能连续处理绝缘性基体并且在此之后采用将其卷取的方式的装置。这有助于制造效率的提高。
<抗劣化层>
本发明中，在包含所述通孔壁面的绝缘性基体之整个面(粘贴有金属箔的情况下是指未粘贴金属箔的一侧的表面)和所述基底导电层之间，可以利用溅射法或者蒸镀法形成抗劣化层。该抗劣化层起以下作用，即，可有效防止基底导电层由于受空气中的氧或者水分的影响而产生经时氧化等导致的劣化。由于该基底导电层的劣化会影响与绝缘性基体之间的密合性，因此，该抗劣化层最终有助于提高绝缘性基体和基底导电层之间的密合性。
在这里，该溅射法或者蒸镀法的加工条件，与所述基底导电层的情况相同，可根据使用的元素种类以及形成的抗劣化层的厚度，适当选择以往公知的任何条件。
例如，作为溅射法的加工条件，可以采用如下，即：在溅射装置中，在1×10-3～7×10-1Pa、优选为5×10-3～5×10-1Pa的真空下，氩气体为50～500cc/分钟、优选为180～250cc/分钟，靶电流为0.01～5kW/dm2、优选为0.1～3kW/dm2的条件下进行。另外，作为蒸镀法的加工条件，可以采用如下，即：在蒸镀装置中，在1×10-5～1×10-3Pa、优选为1×10-4～1×10-3Pa的真空下，功率为5～100kW、优选为10～30kW的条件下进行。
这样，通过用溅射法或者蒸镀法形成抗劣化层，可以使构成抗劣化层的元素在绝缘性基体(包含通孔的壁面)的表面上极为致密且均匀地形成。由此，使抗劣化层自身也可以获得与绝缘性基体之间的高度的密合性。这种高度的密合性是，通过非电解镀法形成抗劣化层时是无法获得的优良效果。另外，如前所述，若使用离子枪预先对绝缘性基体照射离子，则可以通过这些作用的协同效果，可进一步提高绝缘性基体和基底导电层之间的高度的密合性，因此特别优选。
这种抗劣化层可以由选自Ni、Cr、Co、Zn以及Si中的至少一种元素，或者是至少含其中一种元素的合金、氧化物或者氮化物中的任一种构成。通过由这些原材料构成抗劣化层，可以极其有效地防止基底导电层的劣化。
该抗劣化层的适当的形成厚度是200～200，优选40～60。如果小于20，则有时无法有效防止基底导电层的劣化；而如果超过200，则后述的电路形成中有时很难完成蚀刻，从而有可能成为造成短路的原因。
该抗劣化层可以是1层(单层)，也可以通过层叠2层以上(多层)形成，而由2层以上的层叠形成的时候，可以使其作为整体具有所述的厚度。
另外，作为通过溅射法或者蒸镀法形成所述抗劣化层的各种装置，优选使用与形成所述基底导电层时相同的装置。即，优选使用能连续处理绝缘性基体并且在此之后采取将其卷取的方式的装置，其中，特别优选使用并设有离子枪的装置。当使用该装置时，通过调整设置于靶上的元素种类和设置数，可以连续地形成基底导电层和抗劣化层，从而有助于提高制造效率，同时还可以防止各处理后再次变为非活性状态。
<电路的形成等>
本发明的所述基底导电层或者所述顶部导电层，可以经加工而形成电路。当然，也可以对所述基底导电层和所述顶部导电层这两者进行加工，以形成电路。
例如，如上所述，在基底导电层的表面的整个面上形成顶部导电层之后，通过对基底导电层和顶部导电层一同进行蚀刻，形成所需的电路图案，从而形成电路。
另外，形成所述基底导电层之后，用保护层部分掩盖其上，并在未掩盖的部分形成所述顶部导电层。此后，通过对保护层和基底导电层进行软性蚀刻，可以形成电路图案。
另外，在形成有所述抗劣化层的情况下，抗劣化层可同基底导电层一起被实施蚀刻或者软性蚀刻。
<其他>
在本发明的绝缘性基体上，可以形成定位标记。该定位标记是决定通孔的规定位置的基准，且通常优选形成于绝缘性基体的两端(未设置有通孔的位置)。
该定位标记只要可以用光学、电子、磁、目视或者其他读取方法决定通孔的规定位置，可以是任何一种标记，而且，对其形成方法也没有特别的限定。例如，在通过目视进行读取的情况下，作为该定位标记，优选在绝缘性基体的两端贯穿该基体而形成的开孔。而且，该孔(称为定位孔)更优选以一定的间隔连续地形成。这是因为通过采用这种结构，可以更加简单地确定通孔的位置。
作为这种定位孔的大小，通常优选10μm～3mm，更优选25μm～1mm。如果小于10μm，则有时会造成加工困难，导致生产成本提高；而如果超过3mm，则有时确定通孔位置的精度将会下降。
这种定位孔，可以用各种激光、钻头、冲头、冲床等进行开孔。在该定位孔小于80μm的情况下，最好使用各种激光。另外，作为采用该方法的开孔装置，最好使用能连续处理绝缘性基体并且在此之后采取将其卷取的方式的装置。这有助于提高制造效率。
此外，该定位孔与所述通孔相同，可以在其壁面形成所述基底导电层，且在形成有所述抗劣化层的情况下，还可以形成该抗劣化层。
还有，在该定位孔的尺寸小于或等于通孔尺寸的情况下，也可以与通孔相同，用所述顶部导电层进行填充。另外，在该定位孔的尺寸大于通孔的情况下，所述顶部导电层即使没有完全填充该孔内也没有问题。
另一方面，在所述顶部导电层上可以形成集成电路用结合层或者抗氧化层。该集成电路用结合层具有使集成电路(IC芯片或者LSI)更加容易地搭载于绝缘性基体上的作用，且直接电连接所述顶部导电层和集成电路。另外，该抗氧化层具有以下作用，即，可以防止所述顶部导电层被氧化从而不显示导电性或者与绝缘性基体之间的密合性变差的现象。
该抗劣化层可以由选自Sn、Ni、Au、Ag、Zn以及Cr中的至少一种金属或者包含其中至少一种金属的合金构成。
另外，就其厚度而言，在集成电路用结合层的情况下，可以是0.2～15μm，优选0.5～5μm。如果小于0.2μm，则无法显示使集成电路的搭载更容易化的效果；而即使超过15μm，使集成电路的搭载更容易化的效果也不会有很明显的提高，反倒会提高成本，因此不优选。
此外，抗氧化层的情况下，其厚度可以是0.01～2μm，优选0.05～1μm。如果小于0.01μm，则无法显示上述的作用；而即使超过2μm，也不会使所述效果有很明显的提高，反倒会提高成本，因此不优选。
该层可以通过非电解镀法、电镀法或者铬酸盐法中的任何一种方法，在导电层的整个面形成为单层或者多层，或者如同凸起，在其中一部分形成为单层或者多层。
<产品>
本发明的制品包括上述的导电性薄板。作为这种产品可以举出，例如电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车等。
下面，结合实施例详细说明本发明，但本发明并不仅限于这些实施例。
<实施例1>
参照图3A～图3C，对本发明的导电性薄板1的制造方法进行说明。
首先，作为绝缘性基体2(图3A)，将已切成厚度25μm、宽度250mm、长度100m的聚酰亚胺(商品名：Kapton EN、杜邦制)卷在铝制的芯上，之后装在CO2激光加工机(三菱电机制)上。而且，在该加工机中预先输入了以下数据，即，作为定位标记7的定位孔以及通孔3的大小和位置数据、以及激光的发射数数据；并且根据这些数据，贯穿聚酰亚胺薄膜的正反两面，连续开出了内径为45μm的通孔3和内径为100μm的定位孔(图3B)。
接着，对于如上所述地用CO2激光进行了开孔处理的绝缘性基体2，为了去除进行该处理时在开孔部及其周边生成的污物和碳化物，进行了以下处理。即，将该绝缘性基体2装在去污(desmear)装置上，在液温为70℃的50g/l的高锰酸钾水溶液的浸渍浴中浸渍60秒钟，之后用纯水反复清洗5次。
此后，再在液温为40℃的10％硫酸的浸渍浴中浸渍150秒钟进行中和处理，之后，再次用纯水反复清洗5次。接着，用通过了高性能过滤器(过滤器开孔部大小在0.5μm以下)的105℃干燥空气除去水分，从而使其充分干燥，除掉了在上述中生成的污物和碳化物。此后，将经过这些处理的绝缘性基体2，再次卷取在铝制的芯上，从去污装置取出。
接着，将该卷绕在铝制芯上的绝缘性基体2的一端，装在溅射装置的送出轴上，并且将另一端安装在卷取轴上。由于该溅射装置上并设有离子枪，因此，首先对于绝缘性基体2用离子枪照射离子之后，依次层叠了抗劣化层8和基底导电层5。
这里的利用离子枪的处理，是在氩气体100cc/分钟、电源0.5kW/dm2的条件下，将真空度调节为2×10-1Pa之后用氩离子进行的。
另一方面，在所述处理之后接着进行的溅射工序中，在经离子照射的绝缘性基体2的整个面和通孔3及定位孔的壁面上，按照以下条件，形成了抗劣化层8和基底导电层5。
即，在该溅射装置的5个靶中，分别安装有作为靶No.1的Ni∶Cr＝80∶20的合金和作为靶No.2～5的Cu，首先，对于安装有Ni∶Cr合金的靶No.1，是在氩气注入量为200cc/分钟、靶电流为0.5kW/dm2、真空度为2×10-1Pa的条件下，而对于安装有Cu的靶No.2～5，是在氩气注入量各为250cc/分钟、靶电流各为1.2kW/dm2、真空度各为2×10-1Pa条件下，溅射了这些金属，由此在绝缘性基体的一侧的表面上形成了由Ni∶Cr合金组成的抗劣化层8，并在该抗劣化层8上形成了由Cu组成的基底导电层5。之后，解除了该溅射装置的真空状态。
接着，翻转所述绝缘性基体的正反面，并再次装在溅射装置上，以在所述绝缘性基体2的未形成有抗劣化层8和基底导电层5的一侧的表面上，进行与上述同样的处理。然后，通过在与上述同样的条件下进行离子照射，并在之后进行溅射处理，在该绝缘性基体的另一侧的表面上形成了与上述相同的抗劣化层8和基底导电层5(图3C)。
由此，在绝缘性基体2的正反两面和通孔及定位孔的壁面上，首先形成由Ni∶Cr合金组成的抗劣化层8，并在其之上形成由Cu组成的基底导电层。因此，在该结构中，绝缘性基体的正反两面和通孔及定位孔的壁面上，都形成了同样的结构。另外，本实施例中，在装置构造上，对绝缘性基体的正反两面分2次进行了处理，而如果使用能同时对正反两面进行处理的装置，则没有必要分2次进行处理。
在这里，在距所述绝缘性基体2的一侧端相隔10m、50m及90m的地点进行取样，使用FIB装置切断截面之后测定了其厚度，结果各地点上将绝缘性基体的正反两面和各孔的壁面取平均的值均为，抗劣化层是60、基底导电层是2500。
然后，用纯水清洗多次，之后将在正反两面上如上所述地形成了抗劣化层和基底导电层的绝缘性基体2装在连续镀覆装置上，在如下所述的条件下进行了电镀处理。即，首先，在填充有7％硫酸的液温为30℃的酸活性化槽中，将所述绝缘性基体连续浸渍60秒钟，由此，对所述基底导电层进行了酸活性化处理。
接着，用纯水反复水洗3次，之后，在所述装置的镀覆浴中填充镀覆液(由硫酸铜100g/l、硫酸150g/l、氯60ppm以及TOP LUCINA 380H(奥野制药工业(株)制)10cc/l组成)，然后，以1.0m/分钟的移动速度连续地浸渍所述绝缘性基体，并在液温30℃、电流密度4A/dm2的条件下，进行11分钟的电镀，从而在所述基底导电层5上形成了由Cu组成的顶部导电层6，同时用顶部导电层6填充了所述通孔3。
此后，对如上所述地形成了顶部导电层6的绝缘性基体2，用纯水反复进行了5次水洗。接着，用通过了高性能过滤器(过滤器开孔部大小在0.5μm以下)的105℃干燥空气除去水分，从而使其充分干燥，并由此获得了在绝缘性基体2的正反两面以及通孔内形成了顶部导电层6的本发明导电性薄板1(图3D)。
在距由此形成的导电性薄板1的一侧端相隔10m、50m及90m的地点进行取样，使用FIB装置切断截面之后测定了顶部导电层6的厚度，结果各地点上绝缘性基体的正反两面的平均值均为9.8μm，且通孔被完全填充。
(实施例2)
主要用图4A～4G，对本发明的导电性薄板1的制造工序进行说明。
首先，直至形成抗劣化层8和基底导电层5，进行与所述实施例1完全相同的处理，并由此获得了形成有抗劣化层8和基底导电层5的绝缘性基体2(图4A～4C)。
接着，在该基底导电层5上层叠UV硬化型保护层，实施图案掩蔽之后，进行露光、显影处理，以形成所需的电路图案。(图4D)。
然后，对于经所述处理的基底导电层5上的未形成所述保护层的部分，通过在与实施例1同样的条件下进行电镀，形成了由Cu构成的顶部导电层6(图4E)。
此后，剥离没有形成所述顶部导电层6的部分的保护层(图4F)，然后，通过软性蚀刻处理，剥掉了已剥离保护层的部分的基底导电层和抗劣化层。由此，获得了由顶部导电层等形成了电路的本发明的导电性薄板1(图4G)。
在距该导电性薄板的一侧端相隔10m、50m、90m的地点进行取样，并使用FIB装置切断截面后，测定了所述顶部导电层6的厚度，其结果各地点的绝缘性基体的正反两面平均值均为10.1μm，并且，通孔被完全填充。
(实施例3)
本实施例中，利用在绝缘性基体上粘贴有金属箔的材料制造了导电性薄板。
首先，作为绝缘性基体2，所使用的是与实施例1相同的绝缘性基体，且在该绝缘性基体2的任何一侧的表面，作为金属箔10粘贴了厚18μm的铜箔。
接着，与实施例1相同，在保留铜箔的条件下仅对绝缘性基体2实施贯穿通孔3的开孔工序，同时，以贯穿铜箔和绝缘性基体2的方式，开孔形成定位孔。此后，与实施例1相同地去除产生在开口部及其周边部的污物和碳化物。
然后，对于未粘贴铜箔的一侧的绝缘性基体2的表面(包括通孔和定位孔的壁面)，与实施例1相同地用离子枪照射离子后，形成了抗劣化层8和基底导电层5。即，在实施例1中，对绝缘性基体2的正反两面反复进行了两次同样的操作，而在本实施例中，只进行了一次。
之后，在该基底导电层5上，进行与实施例1同样的操作，形成了顶部导电层6，从而得到了如图5所示的本发明的导电性薄板1。
由此获得的导电性薄板1，可以对其顶部导电层6(包括抗劣化层8和基底导电层5)和金属箔10进行加工，形成任意的电路图案。
(密合性试验)
使用剥离试验装置(MODEL 1305N、AIKOH ENGINEERING(株)制)，测定了实施例1～3的导电性薄板中的绝缘性基体与顶部导电层之间的密合强度。具体地说，将各实施例中获得的导电性薄板切成1cm宽度，并使用双面胶带固定绝缘性基体侧，同时少量剥离顶部导电层的端部，在该部分安装试验装置的夹子，并通过拉紧它，测定了绝缘性基体与顶部导电层之间的密合强度。
另外，分别在以下条件下进行了上述测定，即，在刚制造导电性薄板之后(将该条件记为条件I)、在200℃下加热1小时之后(将该条件记为条件II)、在温度为60℃、湿度为90％的条件下保持168小时之后(将该条件记为条件III)，分别进行了该测定。
另外，为了进行比较，在与上述同样的各条件下，分别测定了进行如下处理的产品的绝缘性基体与顶部导电层之间的密合强度，即：在实施例1中没有用离子枪进行离子照射处理的产品(记为比较例A)；在实施例1中未形成抗劣化层的产品(记为比较例B)；在实施例1中不仅没有用离子枪进行离子照射处理，而且也没有形成抗劣化层的产品(记为比较例C)；以及在实施例1中不仅没有用离子枪进行离子照射处理，而且也没有形成抗劣化层，且其基底导电层是通过非电解镀法(使用市售的非电解铜镀液，并按常用方法进行)而不是溅射法形成的产品(记为比较例1)。其结果示在表1中。
表1
    条件I     条件II   条件III
    实施例1   1.40kg/cm   1.38kg/cm   1.39kg/cm
    实施例2   1.42kg/cm   1.35kg/cm   1.38kg/cm
    实施例3   1.51kg/cm   1.45kg/cm   1.47kg/cm
    比较例A   0.91kg/cm   0.82kg/cm   0.81kg/cm
    比较例B   1.48kg/cm   0.7kg/cm   0.58kg/cm
    比较例C   0.89kg/cm   0.28kg/cm   0.18kg/cm
    比较例1   0.21kg/cm   0.15kg/cm   0.16kg/cm
由表1可知，经对实施例1和比较例A进行比较可以确认，通过用离子枪进行离子照射，能提高密合强度。另外，经对实施例1和比较例B进行比较可以确认，通过形成抗劣化层，能提高密合强度。另外，通过对实施例1、比较例A～C以及比较例1进行比较，可以确认根据非电解镀法形成基底导电层的导电性薄板(比较例1)中，没能获得充分的密合强度，因此必须通过溅射法或者蒸镀法形成基底导电层；同时还可确认离子照射、抗劣化层的形成、利用喷射法的基底导电层的形成等之间可以形成协同效果。
以上，对本发明进行了详细说明，但这些只用于举例说明，本发明并不仅限于以上所示的实施例。

Claims (16)

1.一种导电性薄板(1)，其特征在于，在具有1个以上通孔(3)的绝缘性基体(2)中，该绝缘性基体(2)是已用离子枪照射过离子的材料，且该通孔(3)是贯穿该绝缘性基体(2)的细孔；在包括该通孔(3)壁面的绝缘性基体(2)的整个面上，通过溅射法或者蒸镀法，形成有由选自Ni、Cr、Co、Zn以及Si中的至少一种元素或者是至少含其中一种元素的合金或氧化物或者氮化物中的任何一种构成的抗劣化层(8)；在该抗劣化层(8)表面的整个面上，通过溅射法或者蒸镀法，形成有基底导电层(5)；并且，在该基底导电层(5)表面的整个面或者部分面上，通过电镀法形成有顶部导电层(6)，且在形成该顶部导电层(6)的同时，由该顶部导电层(6)填充该通孔(3)。
2.如权利要求1所述的导电性薄板(1)，其特征在于，所述通孔(3)在所述绝缘性基体(2)的正反两面具有大致相同的开孔面积。
3.如权利要求1所述的导电性薄板(1)，其特征在于，所述基底导电层(5)或者所述顶部导电层(6)，经加工而形成电路。
4.一种产品，其特征在于，包含权利要求3所述的导电性薄板(1)。
5.如权利要求4所述的产品，其特征在于，所述产品是电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车中的任何一种。
6.如权利要求1所述的导电性薄板(1)，其特征在于，所述基底导电层(5)以及所述顶部导电层(6)由Cu或者含Cu的合金构成。
7.一种导电性薄板(1)，其特征在于，在具有1个以上通孔(3)的绝缘性基体(2)的任一侧的表面上粘贴有金属箔(10)，该绝缘性基体(2)是已用离子枪照射过离子的材料，且该通孔(3)是仅贯穿该绝缘性基体(2)的细孔；在包括该通孔(3)壁面及未粘贴该金属箔(10)的一侧的绝缘性基体(2)的表面上，通过溅射法或者蒸镀法，形成有由选自Ni、Cr、Co、Zn以及Si中的至少一种元素或者是至少含其中一种元素的合金或氧化物或者氮化物中的任何一种构成的抗劣化层(8)；在该抗劣化层(8)表面的整个面上，通过溅射法或者蒸镀法形成有基底导电层(5)；并且，在该基底导电层(5)表面的整个面或者部分面上，通过电镀法形成有顶部导电层(6)，且在形成该顶部导电层(6)的同时，由该顶部导电层(6)填充该通孔(3)。
8.如权利要求7所述的导电性薄板(1)，其特征在于，所述通孔(3)在所述绝缘性基体(2)的正反两面具有大致相同的开孔面积。
9.如权利要求7所述的导电性薄板(1)，其特征在于，所述基底导电层(5)或者所述顶部导电层(6)，经加工而形成电路。
10.一种产品，其特征在于，包含权利要求9所述的导电性薄板(1)。
11.如权利要求10所述的产品，其特征在于，所述产品是电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车中的任何一种。
12.如权利要求7所述的导电性薄板(1)，其特征在于，所述金属箔(10)，经加工而形成电路。
13.一种产品，其特征在于，包含权利要求12所述的导电性薄板(1)。
14.如权利要求13所述的产品，其特征在于，所述产品是电气产品、电子产品、半导体产品、天线电路基板、IC卡、太阳能电池或者汽车中的任何一种。
15.如权利要求7所述的导电性薄板(1)，其特征在于，所述基底导电层(5)及所述顶部导电层(6)由Cu或者含Cu的合金构成。
16.如权利要求7所述的导电性薄板(1)，其特征在于，所述金属箔(10)为铜箔。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102026498B (zh) * 2009-09-21 2012-11-28 日月光半导体制造股份有限公司 线路板的制作方法、线路板及晶片封装结构
CN102149255B (zh) * 2010-02-04 2013-07-24 日月光半导体制造股份有限公司 多引线通孔的形成方法
CN112103460A (zh) * 2019-06-17 2020-12-18 矢崎总业株式会社 汇流条模块

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200919583A (en) * 2007-10-18 2009-05-01 jin-cheng Xu Method of manufacturing zinc aluminum oxide (AZO)-made transparent conductive membrane and equipment thereof
US8242384B2 (en) * 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
KR101149026B1 (ko) * 2010-05-11 2012-05-24 엘지이노텍 주식회사 양면 연성 인쇄회로기판 및 그 제조 방법
JP5382096B2 (ja) * 2011-11-28 2014-01-08 富士電機株式会社 半導体装置およびその製造方法
TW201349976A (zh) * 2012-05-31 2013-12-01 Zhen Ding Technology Co Ltd 多層線路板之製作方法
CN106574390A (zh) * 2014-04-25 2017-04-19 株式会社杰希优 铜的高速填充方法
JP6711228B2 (ja) * 2016-09-30 2020-06-17 日亜化学工業株式会社 基板の製造方法
CN107960004A (zh) * 2016-10-14 2018-04-24 鹏鼎控股(深圳)股份有限公司 可伸缩电路板及其制作方法
JP6446155B1 (ja) * 2018-07-17 2018-12-26 株式会社日立パワーソリューションズ 両面回路非酸化物系セラミックス基板およびその製造方法
KR102192120B1 (ko) * 2019-01-14 2020-12-16 주식회사 뉴프렉스 자성시트를 구비하는 연성회로기판 모듈 및 이의 제조방법
CN109801925B (zh) * 2019-01-17 2021-08-24 京东方科技集团股份有限公司 一种微led显示面板及其制备方法
WO2020242125A1 (ko) * 2019-05-24 2020-12-03 주식회사 아모그린텍 연성인쇄회로기판의 제조방법
TWI711355B (zh) * 2019-12-10 2020-11-21 欣興電子股份有限公司 電路板及其製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5322976A (en) * 1987-02-24 1994-06-21 Polyonics Corporation Process for forming polyimide-metal laminates
EP0477890B1 (en) * 1990-09-26 2001-04-25 Canon Kabushiki Kaisha Processing method and apparatus
US5389195A (en) * 1991-03-07 1995-02-14 Minnesota Mining And Manufacturing Company Surface modification by accelerated plasma or ions
US5322986A (en) * 1992-04-06 1994-06-21 Eastman Kodak Company Methods for preparing polymer stripe waveguides and polymer stripe waveguides prepared thereby
DE69418698T2 (de) * 1994-04-14 1999-10-07 Hewlett Packard Gmbh Verfahren zur Herstellung von Leiterplatten
US5840402A (en) * 1994-06-24 1998-11-24 Sheldahl, Inc. Metallized laminate material having ordered distribution of conductive through holes
US6303881B1 (en) * 1998-03-20 2001-10-16 Viasystems, Inc. Via connector and method of making same
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US7007378B2 (en) * 1999-06-24 2006-03-07 International Business Machines Corporation Process for manufacturing a printed wiring board
US20020000370A1 (en) * 1999-08-04 2002-01-03 Richard J. Pommer Ion processing of a substrate
JP2001217553A (ja) * 2000-02-03 2001-08-10 Nippon Zeon Co Ltd 多層回路基板の製造方法
JP2001284783A (ja) * 2000-03-30 2001-10-12 Shinko Electric Ind Co Ltd 表面実装用基板及び表面実装構造
US6772515B2 (en) * 2000-09-27 2004-08-10 Hitachi, Ltd. Method of producing multilayer printed wiring board
TW521548B (en) * 2000-10-13 2003-02-21 Zeon Corp Curable composition, molded article, multi-layer wiring substrate, particle and its manufacturing process, varnish and its manufacturing process, laminate, and flame retardant slurry
JP2003046250A (ja) * 2001-02-28 2003-02-14 Furukawa Electric Co Ltd:The ビア付きビルドアップ用多層基板及びその製造方法
JP2003234572A (ja) * 2002-02-06 2003-08-22 Nitto Denko Corp 両面配線基板の製造方法
US6780762B2 (en) * 2002-08-29 2004-08-24 Micron Technology, Inc. Self-aligned, integrated circuit contact and formation method
JP3443420B1 (ja) * 2002-09-18 2003-09-02 テクノロジーシードインキュベーション株式会社 フレキシブルプリント配線板の製造装置及び製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102026498B (zh) * 2009-09-21 2012-11-28 日月光半导体制造股份有限公司 线路板的制作方法、线路板及晶片封装结构
CN102149255B (zh) * 2010-02-04 2013-07-24 日月光半导体制造股份有限公司 多引线通孔的形成方法
CN112103460A (zh) * 2019-06-17 2020-12-18 矢崎总业株式会社 汇流条模块

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Publication number Publication date
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