CN1585096A - 沟槽电容器及制造沟槽电容器之方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 32
- 150000002736 metal compounds Chemical class 0.000 claims abstract description 20
- 230000015654 memory Effects 0.000 claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 17
- 238000000926 separation method Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 11
- 230000003993 interaction Effects 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000011800 void material Substances 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- 230000008901 benefit Effects 0.000 description 9
- 238000003860 storage Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- -1 for example AL2O3 Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
在根据本发明之用于制造在一半导体基板(10)中且具有一低阻抗内部电极(3)以用于内存装置之记忆胞元中之一沟槽电容器(1)的方法中，一分隔层(6)系被提供于该沟槽电容器(1)之该主动区域(13)中之一介电层(5)之上。之后，由一金属或是一金属化合物所制成的一低阻抗内部电极(3)系会被导入该主动区域(13)以及被衬以一绝缘层(7)之该颈项区域(12)两者之中。
Description
技术领域
本发明系相关于一种用于制造在一半导体基板中之一沟槽电容器的方法，其中，一孔洞沟槽(hole trench)系自一基板表面而被导入该半导体基板之中，并且，一外部电极系被提供于该半导体基板与该孔洞沟槽相毗邻的区段之中，再者，该孔洞沟槽系于延伸进入该半导体基板的一主动区域中衬以一介电层，以及系于在该基板表面以及该主动区域之间的一颈项区域(collar region)衬以一绝缘层。此外，本发明系额外的相关于一沟槽电容器。
背景技术
在制造如DRAM(Dynamic Random Access Memory，动态随机存取内存)内存装置的半导体电路装置时，一主要的考量系为，举例而言，增加积体密度，通常，在此状况下，其系试图于增加在一半导体基板中每单位面积所形成之切换组件或内存胞元的数量，以为了能够达成尽可能小巧、简洁以及强力的电路，特别是半导体内存。
许多半导体电路装置系需要电容器装置，举例而言，在包括经由寻址线路而彼此连接之内存胞元的一DRAM记忆装置中，通常，一DRAM内存胞元系会包含一储存电容器，而该储存电容器则会被连接至一选择晶体管，并且，会以一电荷状态的形式而储存一数字信息项目，同时，该等储存电容器系经常会被提供为形成于一半导体基板中之一孔洞沟槽中的沟槽电容器的形式，而通常，为了形成一沟槽电容器，一孔洞沟槽系会自一基板表面而被蚀刻进入该半导体基板，并且，不论是在该孔洞沟槽的蚀刻期间或是之后，一氧化颈层系皆会被形成于该孔洞沟槽毗邻于该基板表面的一区域中，其在此例子中系被称为颈项区域(collar region)，而该氧化颈层则是可以避免一寄生场效晶体管的形成。再者，如此之一沟槽电容器的外部电极则通常是藉由将砷扩散进入该半导体基板之中而加以产生，或者是，当使用一p-型基板以及一n+型层时，一埋藏掺杂层，称之为“埋藏之平板(buriedplate)”，系被提供作为该外部电极。接着，在该孔洞沟槽之中，该储存介电质系进行沉积且低于该颈项区域，并且，被形成为一对电极的一内部电极则是被沉积于该储存介电质之上，一般而言，该内部电极会包括一多晶硅半导体材质，而其乃是用于在该储存电极的沉积之后填满剩余的凹洞，再者，在该颈项区域中，该内部电极系会被区段回蚀，并且，系经由一连接区域而被连接该DRAM内存胞元的该已配置选择晶体管，其中该连接区域通常会被形成为埋藏在该半导体基板中之一掺杂范围，所以，当使用在一DRAM内存胞元中之该沟槽电容器时，电荷系被储存于该内部电极之中。
而降低该沟槽电容器之该内部电极的非电抗性电阻(nonreactiveresistance)乃是一相当受到瞩目的素材，更精确的说，特别是该沟槽电容器若是被用于制造一半导体记忆装置时。在现今的这个时点，该内部电极所包括的系为具有一电阻范围低于1000×10-6ohms/cm的已掺杂多晶硅，而由于该电阻系取决于一导电体的剖面区域，所以，该沟槽电容器结构之一更进一步微型化，以及因此该内部电极的微型化系会导致该内部电极的一非常高的无电抗性电阻，并且，导致该内部电极之电性主动区段低于该颈项区域。
至于将一低阻抗材质，举例而言，例如金属或金属化合物，提供作为该内部电极的各种提议所具有之缺点却是，在该金属以及该储存介电质之间的一直接接触系会导致损害该介电质的化学反应，因此，迄今，其已经习惯上仅有该孔洞沟槽之该颈项区域被填以一金属，并且，包含该储存介电质之该沟槽电容器的该主动区域则仍然被提供以一多晶硅充填。
发明内容
因此，本发明系以提供一种用于制造具有一包括一低阻抗材质之内部电极的一沟槽电容器的方法的目的作为基础，再者，本发明系亦以提供一种具有一低阻抗内部电极之一沟槽电容器的目的作为基础。
在前言中所提及之型态的方法例子中，此目的系藉由详细载明于权利要求第一项之定义部分中的特征而加以达成，再者，该目的系亦藉由依照权利要求第11项的一沟槽电容器而加以达成。
至于本发明具有优势的发展揭示于分别的附属权利要求之中。
一种用于制造在一半导体基板中之一沟槽电容器的方法系加以提供，而在该方法中，一孔洞沟槽系自一基板表面而被导入该半导体基板之中，以及一外部电极则被提供于该半导体基板毗邻于该孔洞沟槽的区段之中。再者，该孔洞沟槽系于延伸进入该半导体基板中的一主动区域中被衬以一介电层，并且，于配置于该基板表面以及该主动区域之间的一颈项区域中被衬以一绝缘层。而根据本发明，一分隔层系被提供于该介电层之上，以及由一金属或是一金属化合物所制成之一内部电极系被提供于该孔洞沟槽之中且系延伸覆盖该颈项区域以及该主动区域。
根据本发明之该方法系提供一分隔层于该介电层之上，以将该沟槽电容器之该内部电极以及该外部电极彼此分开，而该分隔层系被提供作为抑制在该内部电极以及该介电层之间有害之相互影响的一阻障层，至于会伤害该介电质的一相互影响，举例而言，系为一在该金属以及该介电质氧化物之间的化学反应，再者，该分隔层之提供系使得可以在该介电质不会受到与该金属之一化学反应、重先调整之程序、或是在金属中之机械应力的伤害的情形下，而于该沟槽电容器之该主动区域以及该颈项区域两者中提供来自一金属或是一金属化合物的该内部电极。
根据本发明之该方法所具有之优点系为，其系使得由金属或是一金属化合物所制成之一低阻抗内部电极可以藉由该分隔层之提供而以一简单的方式进行导入，其中，该分隔层较佳地是藉由一标准-CVD(Chemical Vapor Deposition，化学气相沉积)-程序而进行施加，而在此方法的例子中，该电阻系会被降低至相似于以一纯金属填充该孔洞沟槽且不具一分隔层之例子中的电阻的范围。由于造成在该介电质以及该金属之间的一空间分隔该分隔层，因此，该金属系不会直接与该介电质接触，并且，不会影响到该介电质的品质。而该方法的一更进一步优点则是，可以简单的将施加该分隔层所需之程序步骤整合成为既存之程序顺序的能力。该方法系兼容于用于将该内部电极连接至一已配置之选择晶体管的各式处理程序，举例而言，由多晶硅之金属所制成之一单一的、或是双面的埋藏条状物形成。再者，一低阻抗内部电极系会提供一较快速存取时间的优点，藉此而可大大地增加半导体内存装置的效能，此外，具有一低阻抗内部电极之一沟槽电容器所具有的一更进一步优点则是，该沟槽电容器之较佳扩展性(scalability)，而其系有可能下降至远小于最小特征尺寸100nm，并且在此同时，也确保相关于该电容的一低导线电阻(leadresistance)。
较佳地是，该内部电极系被提供于在该颈项区域中之该绝缘层之上，以及被提供于在该主动区域中之该分隔层之上。
该孔洞沟槽系较佳地以一类瓶状(bottle-like)的方式而延伸进入该主动区域，而一类瓶状延伸的优点则是，正比于电极面积的一电容系可以藉此而增加，再者，根据本发明之该程序执行系可以藉由该孔洞沟槽之一类瓶状延伸而受到简化，这是因为该分隔层之施加系会由于该颈项区域相较于该主动区域的较小直径而变成一自我排列程序的关系。
较佳地是，该孔洞沟槽在该主动区域中的该类瓶状延伸系藉由一湿蚀刻程序而加以执行。
较具优势地是，用于该分隔层之一材质系被保角地至少沉积于该孔洞沟槽之该颈项区域以及在该主动区域之中，并且，该材质系会自该颈项区域被移除。该保角沉积程序系可以是，举例而言，一标准-CVD(Chemical Vapor Deposition，化学气相沉积)-程序，而如此之用于施加该分隔层的程序系为一准自我排列程序(quasi self□aligningprocess)。材质系被保角地沉积在该主动区域之中，直到该颈项区域完全被材质所填满为止。由于该颈项区域系较该主动区域成长的更快，特别是，若该主动区域系已经以一类瓶状方式而进行延伸时，所以，该主动区域系不会被完全填满，因此，具有一特殊厚度的一层以及一洞穴系会形成于该主动区域之中，接着，该材质系会再次地自该颈项区域处藉由选择性地有关于该绝缘层而发生效果的一等向性蚀刻程序而被移除。
较佳地是，该分隔层系被提供以一介于5纳米至100纳米范围内的厚度，而在此范围内的厚度则是可以确保在该内部电极以及该介电层之间不会发生任何相互影响。正如前面已经解释过的一样，该分隔层之该厚度系取决于，尤其是，该孔洞沟槽之尺寸，举例而言，取决于该颈项区域之一直径与该主动区域之直径的一比值。
较佳地是，已掺杂多晶硅或非晶硅系被提供作为该分隔层之材质。举例而言，磷或砷掺杂之多晶硅或非晶硅系可以以一简单的方式而被施加于该介电层，并且，系具有避免伤害该介电质之相互影响的特质。
较佳地是，该内部电极的材质系保角地沉积于该颈项区域以及该主动区域之中。
该内部电极系藉由在该上部区域执行一等向性干、或湿蚀刻而进行区段回蚀，而在该颈项区域中之该内部电极的该回蚀乃是为了产生用于接触该内部电极之一结构的空间的权宜之计。
根据本发明之沟槽电容器其系以被导入于一半导体基板之中的一孔洞沟槽作为定向，其中，该孔洞沟槽系具有延伸进入该半导体基板的一主动区域，以及配置于一基板表面以及该主动区域之间的一颈项区域，然后，一外部电极则是被提供于该半导体基板毗邻于该孔洞沟槽的区段之中，而且，该孔洞沟槽系于该主动区域中被衬以一介电层，并且，于该颈项区域中被衬以一绝缘层，接着，部分包括一金属或是一金属化合物的一内部电极系被提供于该孔洞沟槽的内部之中，然后，根据本发明，一分隔层系被提供于该介电层以及该内部电极之间，在此状况下，延伸覆盖该颈项区域以及该主动区域的该内部电极系提供自一金属或是一金属化合物。
根据本发明之该沟槽电容器的优点是，在该颈项区域以及该主动区域两者中之该内部电极系形成自一低阻抗材质，例如，金属或是一金属化合物，而该分隔层则是实现内部电极以及介电层之一分隔，该分隔层系被提供作为抑制在该内部电极以及该介电层之间有害之相互影响的一阻障层，而此系可较具优势的避免该介电质受到在该金属以及该介电质之间的化学相互影响的伤害。再者，藉由根据本发明之该沟槽电容器，该内部电极之电阻系可以被降低至与以一纯金属填充该孔洞沟槽且不具一分隔层的例子一样的范围，一低阻抗内部电极系较具优势地会造成一较快速的读取/写入时间，藉此而可大大地增加半导体内存装置的效能，此外，具有一低阻抗内部电极之一沟槽电容器所具有的一更进一步优点则是，该沟槽电容器之较佳扩展性(scalability)，而其系有可能下降至远小于最小特征尺寸100nm，并且在该程序中，也确保相关于该电容的一低导线电阻(leadresistance)。
较佳地是，该内部电极系被提供于在该颈项区域中之该绝缘层之上，以及被提供于在该主动区域中之该分隔层之上而在该孔洞沟槽中的该洞穴则是以该内部电极之该金属或是该金属化合物完全地加以填满。
该内部电极较佳地在该颈项区域之毗邻该基板表面之一区段中退缩，而此乃是为了产生用于接触该内部电极之一结构的空间的权宜之计。
该孔洞沟槽系较具优势地以一类瓶状(bottle-like)的方式而延伸进入该主动区域，而一类瓶状延伸则是提供了取决于在该主动区域中该内部电极之面积之电容的增加。
该分隔层系较佳地被提供以一介于5纳米至100纳米范围内的厚度。
已掺杂多晶硅或非晶硅系较具优势地被提供作为该分隔层之材质。举例而言，磷或砷掺杂之多晶硅或非晶硅所具有的优点是，其系不会进入该介电质之任何相互影响之中，另外，多晶硅或非晶硅系可以藉由一标准CVD程序而以一简单的方式进行施加。
一种记忆胞元，其系具有一沟槽电容器，而该沟槽电容器系被连接至一选择晶体管，并且，系以一电荷状态储存一数字信息项目，而根据本发明之该沟槽电容器系较具优势地提供于该记忆胞元之中，而具有根据本发明之该沟槽电容器的该记忆胞元系会具有相关于该电容而大大降低的电阻，以及因此，一较高的效能，此外，具有根据本发明之该沟槽电容器的该记忆胞元系可以有更好的缩放，而这所造成的结果即是，若过渡至一较小尺寸特征之需求发生时，并不需要对设计进行改变。
一种内存装置系被提供以具有储存一数字信息项目之记忆胞元，而该内存装置系较佳地包括具有一沟槽电容器之根据本发明之至少一记忆胞元，包括具有沟槽电容器之记忆胞元的该内存装置的优点是，一加速的读取/写入程序，以及因此一获得增加的效能，更甚者，具有根据本发明之该沟槽电容器的记忆胞元系可以被微型化一更大的范围，藉此而达成一较高的整合密度以及因此该内存装置的一较高的储存容量。
附图说明
本发明系将以第1A图至第1D图做为参考而于之后有更详尽的解释，其中：
第1图：其系显示在根据本发明之方法的一示范性实施例中，贯穿在不同阶段之一沟槽电容器的剖面图。
具体实施方式
为了在一半导体基板10中制造一沟槽电容器1，一孔洞沟槽2系自一基板表面11而被导入该半导体基板10之中，而一外部电极，举例而言，作为一″埋藏平板″，系，举例而言，藉由在该半导体基板10中沉积一范围，而被提供于在该半导体基板10中毗邻于该孔洞沟槽2的区段之中，再者，该孔洞沟槽2系具有一主动区域13，其系延伸进入该半导体基板10，并且系衬以一介电层5，而举例而言，金属氧化物以及稀土元素(rare earths)的氧化物，例如，AL2O3、HfO2、ZrO2、La2O3，系可以被提供为该介电层5。接着，一颈项区域12系位在该基板表面11以及该主动区域13之间。而在根据本发明之方法的此示范性实施例中，一氮化硅层9系被提供于该半导体基板10之上，而该基板在此状况系包括结晶硅，接着，一颈项区域12系被衬以包括二氧化硅的一绝缘层7，然后，一由非晶硅所制成的分隔层6系藉由一标准CVD程序而被施加至该介电层5。
第1A图系图例说明在具有一覆盖在上的氮化硅层9之该半导体基板10之中的该孔洞沟槽2。该孔洞沟槽2系被再细分为毗邻于该基板表面11之该颈项区域12，以及延伸进入该半导体基板10中的该主动区域13，而该介电层5系被提供于在该主动区域13中的沟槽壁之上，至于该绝缘层7则是被提供于该颈项区域12之中，
再者，该分隔层6系在藉由一沉积程序的施加之后、以及在该基板表面11之一接续平面化步骤之后加以形成，接着，该孔洞沟槽2的该颈项区域12系会完全地被该分隔层6的非晶硅所填满，并在该主动区域13之中系会产生一洞穴，其中，该分隔层6在该主动区域13中系具有一大约5nm至100nm的厚度，而此系取决于该孔洞沟槽2之尺寸以及该程序执行。
在该颈项区域12中，该分隔层6之该非晶硅系由于选择性地有关于该绝缘层7以及有关于该氮化硅层9而发生效果的一等向性蚀刻程序而退缩(recede)。
而在完成该颈项区域12中之该非晶硅的回蚀后的该孔洞沟槽2系图例说明于第1B图中。相较于第1A图，作为该分隔层6的该非晶硅系仅位在该孔洞沟槽2的该主动区域之中。
产生于该主动区域13中以及在该颈项区域中的洞穴系以一金属或是一金属化合物进行填满，该金属系可以藉由一CVD或是ALD(AtomicLayer Deposition，原子层沉积)程序而被均匀地进行沉积，而该已沉积的金属或金属化合物系会形成该沟槽电容器1的一内部电极3，该内部电极3的可能材质系为，举例而言，氮化钨、氮化钽、氮化钛，然而，其它金属、或是金属化合物、或是包括金属或金属化合物的层系统系亦有可能。
第1C图系显示被充填以该内部电极3的该沟槽电容器1。该内部电极3，包括一金属或一金属化合物，系完全地填满该颈项区域12以及该主动区域13，除了在该主动区域13中的一窄裂口(narrow gap)8之外，而该窄裂口8的产生系发生于该孔洞沟槽2之该颈项区域12若较该主动区域13成长的更快时，然而，该窄裂口8对于该内部电极3之功能性而言并不重要。
在一更进一步的程序步骤中，该内部电极3其于该孔洞沟槽2之该颈项区域12中的区段系会被再次地进行回蚀，而此系可以藉由一干蚀刻程序或是藉由一湿蚀刻程序而加产生效果，该内部电极3在该颈项区域中的该回蚀乃是为了能够形成该内部电极3之接触的权宜之计。
第1D图不同第1C图之处系在于，该内部电极3系已经由于该回蚀而退缩。
一旦该沟槽电容器1已经以上述的方式而加以处理过后，到达该选择晶体管的该等导电连接系可以接续地藉由一习知的标准处理而加以形成，通常，该等导电连接系被提供作为在该基板表面11下方的埋藏掺杂范围，而该埋藏导电连接或″埋藏条状物(straps)″系可以以利用多晶硅的双面(double sided)方式、或是以利用多晶硅或金属的单面方式而加以形成。
符号列表
1 Trench capacitor 沟槽电容器
2 Hole trench 孔洞沟槽
3 Inner electrode 内部电极
5 Dielectric layer 介电层
6 Separating layer 分隔层
7 Insulation layer 绝缘层
8 Gap 裂口
9 Silicon nitride layer 氮化硅层
10 Semiconductor substrate 半导体基板
11 Substrate surface 基板表面
12 Collar region 颈项区域
13 Active region 主动区域
Claims (21)
1.一种用于制造在一半导体基板(10)中之一沟槽电容器(1)的方法，在该方法中：
-一孔洞沟槽(hole trench)(2)系自一基板表面(11)而被导入该半导体基板(10)之中，以及一外部电极系被提供于该半导体基板(10)毗邻于该孔洞沟槽(2)的区段之中；以及
-该孔洞沟槽(2)系于延伸进入该半导体基板(10)中的一主动区域(13)中被衬以一介电层(5)，并且，于配置于该基板表面(11)以及该主动区域(13)之间的一颈项区域(12)中被衬以一绝缘层(7)，
其中，
-一分隔层(6)系被提供于该介电层(5)之上；以及
-一由一金属或是一金属化合物所制成之内部电极(3)系被提供于该孔洞沟槽(2)之中且系延伸而覆盖该颈项区域(12)以及该主动区域(13)。
2.根据权利要求第1项所述之方法，其中，
该分隔层(6)系加以提供，以作为抑制在该内部电极(3)以及该介电层(5)之间有害之相互影响的一阻障层。
3.根据权利要求第2项所述之方法，其中，
-该内部电极(3)系被提供于在该颈项区域(12)中之该绝缘层(7)之上；以及
-系被提供于在该主动区域(13)中之该分隔层(6)之上。
4.根据权利要求第1至第3项其中之一所述之方法，其中，
该孔洞沟槽(2)系以一类瓶状(bottle like)的方式而延伸进入该主动区域(13)。
5.根据权利要求第2项所述之方法，其中，
该孔洞沟槽(2)在该主动区域(13)中的该类瓶状延伸系藉由一湿蚀刻程序而加以执行。
6.根据权利要求第1至第5项其中之一所述之方法，其中，
为了提供该分隔层(6)，
-作为该分隔层(6)之一材质系被保角地(conformally)沉积至少于该孔洞沟槽(2)之该颈项区域(12)以及于该主动区域(13)之中；以及
-该材质系自该颈项区域(12)被移除。
7.根据权利要求第1至第6项其中之一所述之方法，其中，
该分隔层(6)系被提供以一介于5纳米至100纳米范围内的厚度。
8.根据权利要求第1至第7项其中之一所述之方法，其中，
已掺杂多晶硅或非晶硅系被提供作为该分隔层(6)之材质。
9.根据权利要求第1至第8项其中之一所述之方法，其中，
该内部电极(3)系保角地(conformally)进行沉积。
10.根据权利要求第1至第9项其中之一所述之方法，其中，
该内部电极(3)系藉由在该上部区域(12)中执行一等向性干、或湿蚀刻而进行区段回蚀。
11.一种以被导入于一半导体基板(10)中的一孔洞沟槽(2)作为定向的沟槽电容器(1)，其中，
-该孔洞沟槽(2)系具有延伸进入该半导体基板(10)的一主动区域(13)，以及配置于一基板表面(11)以及该主动区域(13)之间的一颈项区域(12)；
-一外部电极系被提供于该半导体基板(10)之该主动区域(13)中毗邻于该孔洞沟槽(2)的区段之中；
-该孔洞沟槽(2)系于该主动区域(13)中被衬以一介电层(5)，并且，于该颈项区域(12)的区段中被衬以一绝缘层(7)；以及
-一包括一金属或是一金属化合物之内部电极(3)系至少被提供于该孔洞沟槽(2)内部中的区段中，
其中，
-一分隔层(6)系被提供于该介电层(5)之上；以及
-该内部电极(3)系延伸而覆盖该颈项区域(12)以及该主动区域(13)，并且，系由一金属或是一金属化合物所提供。
12.根据权利要求第11项所述之沟槽电容器，其中，
该分隔层(6)系加以提供，以作为抑制在该内部电极(3)以及该介电层(5)之间有害之相互影响的一阻障层。
13.根据权利要求第12项所述之沟槽电容器，其中，
-该内部电极(3)系被提供于在该颈项区域(12)中之该绝缘层(7)之上；以及
-在该主动区域(13)中之该分隔层(6)之上。
14.根据权利要求第11至第13项其中之一所述之沟槽电容器，其中，
该内部电极(3)系于该颈项区域(12)的区段中退缩。
15.根据权利要求第11至第14项其中之一所述之沟槽电容器，其中，
该孔洞沟槽(2)系以一类瓶状(bott1e like)的方式而延伸进入该主动区域(13)。
16.根据权利要求第11至第15项其中之一所述之沟槽电容器，其中，
该分隔层(6)系被提供以一介于5纳米至100纳米范围内的厚度。
17.根据权利要求第11至第16项其中之一所述之沟槽电容器，其中，
该分隔层(6)系提供自已掺杂多晶硅或非晶硅。
18.一种具有以一电荷状态储存一数字信息项目并被连接至一选择晶体管之一沟槽电容器的记忆胞元，其特征在于，
根据权利要求第11至第17项其中之一所述之一沟槽电容器。
19.一种具有储存一数字信息项目之记忆胞元的内存装置，其特征在于，
至少一个根据权利要求第18项的记忆胞元。
20.一种用于制造在一半导体基板(10)中之一沟槽电容器(1)的方法，在该方法中：
-一孔洞沟槽(2)系自一基板表面(11)而被导入该半导体基板(10)之中，以及一外部电极系被提供于该半导体基板(10)毗邻于该孔洞沟槽(2)的区段之中；以及
-该孔洞沟槽(2)系于延伸进入该半导体基板(10)中的一主动区域(13)中被衬以一介电层(5)，并且，于配置于该基板表面(11)以及该主动区域(13)之间的一颈项区域(12)中被衬以一绝缘层(7)，
其中，
-该孔洞沟槽(2)系以一类瓶状(bottle like)的方式而延伸进入该主动区域(13)；
-一分隔层(6)系被提供于该主动区域中之该介电层(5)之上；
以及
-一由一金属或是一金属化合物所制成之内部电极(3)系被提供于该孔洞沟槽(2)之中且系延伸而覆盖该颈项区域(12)以及该主动区域(13)，以及该内部电极(3)系会完全填满在该主动区域(13)中，除了一窄裂口(8)之外的该孔洞沟槽(2)。
21.一种以被导入于一半导体基板(10)之中的一孔洞沟槽(2)作为定向的沟槽电容器(1)，其中，
-该孔洞沟槽(2)系具有延伸进入该半导体基板(10)的一主动区域(13)，以及配置于一基板表面(11)以及该主动区域(13)之间的一颈项区域(12)；
-一外部电极系被提供于该半导体基板(10)之该主动区域(13)中毗邻于该孔洞沟槽(2)的区段之中；
-该孔洞沟槽(2)系于该主动区域(13)中被衬以一介电层(5)，并且，于该颈项区域(12)的区段中被衬以一绝缘层(7)；以及
-一包括一金属或是一金属化合物之内部电极(3)系至少被提供于该孔洞沟槽(2)内部中的区段中，
其中，
-该孔洞沟槽(2)系以一类瓶状(bottle like)的方式而延伸进入该主动区域(13)；
-一分隔层(6)系被提供于该主动区域(13)中之该介电层(5)之上；以及
-该内部电极(3)系延伸而覆盖该颈项区域(12)以及该主动区域(13)，并且，系由一金属或是一金属化合物所提供，以及该内部电极(3)系会完全填满在该主动区域(13)中，除了一窄裂口(8)之外的该孔洞沟槽(2)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10337858A DE10337858B4 (de) | 2003-08-18 | 2003-08-18 | Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators |
| DE10337858.8 | 2003-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1585096A true CN1585096A (zh) | 2005-02-23 |
| CN100339949C CN100339949C (zh) | 2007-09-26 |
Family
ID=34201616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100567687A Expired - Fee Related CN100339949C (zh) | 2003-08-18 | 2004-08-18 | 沟槽电容器及制造沟槽电容器之方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20050079679A1 (zh) |
| CN (1) | CN100339949C (zh) |
| DE (1) | DE10337858B4 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101414559B (zh) * | 2007-10-17 | 2011-06-08 | 国际商业机器公司 | 微电子器件及其制造方法 |
| CN103367109A (zh) * | 2012-04-11 | 2013-10-23 | 南亚科技股份有限公司 | 沟渠电容的制作方法 |
| CN109830530A (zh) * | 2019-01-08 | 2019-05-31 | 上海华虹宏力半导体制造有限公司 | Igbt结构 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180158860A1 (en) * | 2016-12-01 | 2018-06-07 | Stmicroelectronics (Crolles 2) Sas | Stacked image sensor with interconnects made of doped semiconductor material |
| US11063157B1 (en) * | 2019-12-27 | 2021-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench capacitor profile to decrease substrate warpage |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| US6103585A (en) * | 1998-06-09 | 2000-08-15 | Siemens Aktiengesellschaft | Method of forming deep trench capacitors |
| US6194755B1 (en) * | 1998-06-22 | 2001-02-27 | International Business Machines Corporation | Low-resistance salicide fill for trench capacitors |
| DE19947053C1 (de) * | 1999-09-30 | 2001-05-23 | Infineon Technologies Ag | Grabenkondensator zu Ladungsspeicherung und Verfahren zu seiner Herstellung |
| DE10164741A1 (de) * | 2001-06-12 | 2003-06-26 | Infineon Technologies Ag | Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators |
| DE10128326C1 (de) * | 2001-06-12 | 2003-02-13 | Infineon Technologies Ag | Mehrfachabscheidung von Metallschichten zur Herstellung der oberen Kondensatorelektrode eines Grabenkondensators |
| DE10136400B4 (de) * | 2001-07-26 | 2006-01-05 | Infineon Technologies Ag | Verfahren zur Herstellung einer Metallkarbidschicht und Verfahren zur Herstellung eines Grabenkondensators |
| TW502400B (en) * | 2002-01-09 | 2002-09-11 | Winbond Electronics Corp | DRAM having deep-trench capacitor and the process thereof |
| US6664161B2 (en) * | 2002-05-01 | 2003-12-16 | International Business Machines Corporation | Method and structure for salicide trench capacitor plate electrode |
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-
2003
- 2003-08-18 DE DE10337858A patent/DE10337858B4/de not_active Expired - Fee Related
-
2004
- 2004-08-18 US US10/920,808 patent/US20050079679A1/en not_active Abandoned
- 2004-08-18 CN CNB2004100567687A patent/CN100339949C/zh not_active Expired - Fee Related
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| CN109830530A (zh) * | 2019-01-08 | 2019-05-31 | 上海华虹宏力半导体制造有限公司 | Igbt结构 |
| CN109830530B (zh) * | 2019-01-08 | 2022-06-21 | 上海华虹宏力半导体制造有限公司 | Igbt结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100339949C (zh) | 2007-09-26 |
| DE10337858A1 (de) | 2005-03-17 |
| DE10337858B4 (de) | 2007-04-05 |
| US20050079679A1 (en) | 2005-04-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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