CN1574096A

CN1574096A - 半导体存储器

Info

Publication number: CN1574096A
Application number: CNA2004100714597A
Authority: CN
Inventors: 西川和予; 西村始修
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-06-10
Filing date: 2004-06-10
Publication date: 2005-02-02
Anticipated expiration: 2024-06-10
Also published as: JP4350431B2; JP2005004845A; CN100382200C; US7251717B2; US20040255092A1

Abstract

当对非易失性存储器的一个逻辑地址提供多个物理地址存储器时，对用于一个逻辑地址的写入操作搜寻在多个物理地址存储器中包括的空物理地址存储器，然后，将数据写入这个空物理地址存储器。对用于一个逻辑地址的读取操作，搜寻数据最终被写入的物理地址存储器，并读出该存储器的存储内容。结果，对一个逻辑地址采用简单的电路布置执行非易失性存储器的数据重写操作，而不执行擦除操作，并且不增加存储器的面积，而且也不将数据重写操作的总数限制到存储器技术规范所规定的数目。

Description

半导体存储器

技术领域

本发明涉及其上安装有电可写非易失性存储器的半导体存储器。本申请基于日本专利申请号2003-165498，在此将其引入以作参考。

背景技术

常规地，非易失性存储器已必要地用作存储其中的系统控制程序、以及存储其中的参数或数据的存储器。在这些非易失性存储器中，以最低成本制造的这种存储器是掩模只读存储器(mask ROM)。然而，在半导体存储器制备步骤中，必须在这种掩模只读存储器中预先并物理形成数据，因此，从ROM数据的确定至产品装运的发送指定日期变得较长。

另一方面，EPROM是电可写和紫外可擦除(ultraviolet-erasable)存储器。由于在任意地址只能写一次任意值，在定义ROM数据后可实现较短的指定发送日期。同样，通过使用紫外线可擦除这种EPROM的所有存储区。然而，当将EPROM装配到紫外线不能穿透的材料所构成的封装中时，ROM数据只能被写入EPROM，而不能被擦除。

在这种环境下，电可写/可擦除可编程只读存储器(EEPROM)近来被用作主要的半导体存储器。在以EEPROM中的字为单元可写/可擦除的存储器中，存储单元阵列必须被再分为每个擦除单元，增加了这些存储器的面积，以及考虑到制造成本，无法适当地制备具有较大存储容量的这些存储器。因此，由于这些闪存EEPROM在字单元中是可写的并且其预定区域可以批的方式擦除，在许多领域中目前使用闪存EEPROM。

由于采用其它的EPROM或闪存EEPROM，可实现较短的指定发送日期，而且，采用这些存储器以根据装运目的地，在需要改变ROM数据的情况下调整生产。结果，在大部分电子仪表中安装了EPROM或者闪存EEPROM。

然而，存在其它如EEPROM的存储器设备，即需要在字单元中的多次重写操作。存在EEPROM与EPROM或闪存EEPROM一起安装在系统上的许多可能性。例如，使用这种EEPROM以在其中存储专用的序列号，或专用的安全代码。

必须以小单元重写数据，例如，当每次新的使用者代替当前使用者时必须重写序列号，并且以周期的方式重写安全代码以提高安全级。在这种存储设备中采用EEPROM的情况下，与这些EEPROM的必要存储容量非常小相反，例如，闪存EEPROM需要8兆比特，以及EEPROM需要512比特。当在同一芯片上安装闪存EEPROM和EEPROM时，必须再分割存储单元的衬底以便在不考虑闪存EEPROM的情况下，可以小单元单独擦除该EEPROM。EEPROM和闪存EEPROM存储器不能排列在同一存储单元阵列中，以致增加存储器件的面积(例如，参见非专利出版物1)。

在这种情况下，可以通过能够控制不安装这种EEPROM的闪存EEPROM的计算机程序实现上面解释的擦除操作。图18描述了该计算机程序的处理流程操作。在该处理流程操作中，首先从重写地址计算相关擦除块(步骤131)，然后，所有擦除块的数据被存储到RAM等中(步骤132)，这些擦除块是将被重写的数据出现的地方。执行上面描述的擦除块的擦除操作(步骤133)，并且重写存储在RAM中、并相应于待重写数据的数据(步骤134)。然后，所有存储在RAM中的数据再次被写入闪存EEPROM(步骤135)。结果，可以以任意字单元执行重写操作。

[非专利出版物1]

ITO Kiyoo撰写的“先进的电子器件I-9 VLSI存储器(AdvancedElectronics I-9 VLSI memory)”，BAIFUKAN在2000年2月20日出版的第一版、第六次印刷的23到24页。

如前描述，当同时安装具有小存储容量的EEPROM和闪存EEPROM时，如果以混合的方式在同一芯片上安装这些闪存EEPROM和EEPROM，那么存在的问题是增加了存储器件的面积。同样，在通过程序控制而实现具有小存储容量的EEPROM的这种情况下，在重写操作中需要超长时间，并且每次执行重写操作时需要擦除操作。在限定重写次数的闪存EEPROM中，发生下面的问题。即，用作EEPROM的区域的写次数被限制到小于、或等于闪存EEPROM的重写次数的值。

发明内容

本发明用于解决上述常规问题，因此，其目的是提供一种具有简单电路布置的可重写的半导体存储器，同时不增加半导体存储器的面积，而且，总的重写时间不限制为小于、或等于在其技术规范中限定的总的重写时间。

为解决上述问题，根据第一发明提供一种半导体存储器，这种半导体存储器具有的特征是包括：对一个逻辑地址分配多个物理地址器的存储装置；用于在多个物理地址存储器中选择空物理地址存储器的写入目的选择装置；以及用于将数据写入选择的空物理地址存储器中的写入装置。

根据上述第一发明，当重写在一个逻辑地址中存储的内容时，如果数据被写入与之对应提供的多个物理地址存储器中的空物理地址存储器时，则可执行数据的重写操作，同时不执行擦除处理操作，并且提供具体的写入限制。

根据第二发明提供一种半导体存储器，具有的特征进一步包括：读取目的选择装置，用于在多个物理地址存储器中选择最后数据被写入的物理地址存储器；以及用于从所选择的、数据最后被写入的物理地址存储器中读取数据的读取装置。

根据上述第二发明，由于不执行擦除处理操作，存在的一些可能性是数据被写入对应一个逻辑地址的多个物理地址存储器中。然而，由于最后写入的数据对应于最近的有效数据，因此从数据最后被写入的该物理地址存储器中读取数据，以便即使不执行擦除处理操作也可读出最后写入的有效数据。

根据第三发明提供一种半导体存储器，具有的特征是：存储装置，用于对一个逻辑地址分配多个物理地址存储器和多个地址标识数据区；写入目的选择装置，用于根据地址标识数据区的地址标识数据在多个物理地址存储器中选择空物理地址存储器；以及写入装置，用于将数据写入到选择的空物理地址存储器中。

根据上述第三发明，当重写存储在一个逻辑地址的内容时，根据对应提供的地址标识数据区的地址标识数据，从多个物理地址存储器中选择空物理地址存储器。如果数据被写入该空物理地址存储器中，则执行数据重写操作同时不执行擦除处理操作，而且，不提供具体的写入限制。

根据第四发明提供一种半导体存储器，具有的特征进一步包括：读取目的选择装置，用于根据地址标识数据区域的地址标识数据、在多个物理地址存储器中选择数据最后被写入的物理地址存储器；以及读取装置，用于从最后写入数据的所选物理地址存储器中读取数据。

根据上述第四发明，由于不执行擦除处理操作，存在的一些可能是数据被写入对应一个逻辑地址的多个物理地址存储器中。然而，由于最后写入的数据对应于最近的有效数据，因此根据地址标识数据区的地址标识数据选择数据最后写入的物理地址存储器，然后，从该物理地址存储器中读取数据，以便即使不执行擦除处理操作也可读出最后写入的有效数据。

根据第五发明提供一种半导体存储器，具有的特征是：写入目的选择装置在地址序列中用一个逻辑地址指定与各个物理地址对应提供的地址标识数据区，以便读取地址标识数据，并根据读取结果选择要存取的物理地址。

根据上述第五发明，由于在地址序列中指定在一个逻辑地址提供的地址标识数据区指定以选择空物理地址存储器，数据写入的物理地址存储器被设置在物理地址序列中。

根据第六发明提供一种半导体存储器，具有的特征是：读取目的选择装置在地址序列中用一个逻辑地址指定与物理地址对应提供的地址标识数据区，以便读取地址标识数据，并根据读取结果选择空物理地址存储器，同样，选择具有在所选择的空物理地址存储器之前一个的地址的物理地址存储器，作为数据最后写入的物理地址存储器。

根据上述第六发明，在数据写入的物理地址存储器被设置在物理地址序列中的情况下，当在地址序列中读取地址标识数据区的地址标识数据并因此发现空物理地址存储器时，数据已经存储于在这个空物理地址存储器之前的地址的物理地址存储器中，而且当前存储在这个物理地址存储器的数据对应于最后被写入并应该被读取的有效数据。

根据第七发明提供一种半导体存储器，具有的特征是：对应于一个逻辑地址所提供的物理地址存储器的部分区域被设置为地址标识数据区。

根据上述第七发明，由于多个物理地址存储器的部分区域等于地址标识数据区，不必准备另外的物理地址存储器以保障地址标识数据区，而且半导体存储器的面积不做得很大。

根据第八发明提供一种半导体存储器，具有的特征是：在不考虑对应一个逻辑地址的多个物理存储器的情况下，与另一个物理地址存储器的物理地址相对应地设置地址标识数据区。

根据上述第八发明，由于地址标识数据区不设置到用于对其写入数据的物理地址存储器，可不改变字长而提供可重写区域。

根据第九发明提供一种半导体存储器，具有的特征是：对应于一个逻辑地址的多个地址标识数据区被设定至其它的存储区域，而不是每个物理地址1位的多个物理地址存储器。

根据上述第九发明，由于通过1位构成地址标识数据，因此减小了地址标识数据区，以至在不形成浪费区域的同时提供可重写区域。

根据第十发明提供一种半导体存储器，具有的特征是：被设置到其它存储区的每个1-位地址标识数据被读到易失性存储器中以被使用。

根据上述第十发明，由于每个地址标识数据是1位，因此这种地址标识数据在这种作为寄存器的易失性存储器中便于读取并可被存储到其中。随后，由于这种易失性存储器被高速存取，因此可采用地址标识数据。结果，相对于存储装置可提高数据写入速度和数据读取速度。

根据第十一发明提供一种半导体存储器，具有的特征是：相对于一个逻辑地址、构成存储装置的多个物理地址被排列在多个不同的可重写的非易失性存储器擦除块中；以及半导体存储器进一步包括：以下面方式工作的控制装置，当写入装置相对于第一擦除块中的所有多个物理地址存储器完成写入操作时，相对于擦除块中的多个物理地址存储器通过写入装置执行写入操作，在这其间第一擦除块被擦除。

根据上述第十一发明，由于相对一个逻辑地址的多个物理地址存储器被排列在可重写非易失性存储器(闪存EEPROM等)的至少两个擦除块中，当数据写入第一擦除块中的所有多个物理地址存储器时，数据随后写入第二擦除块中的多个物理地址存储器，在这期间第一擦除块的写入数据被再擦除。结果，随后地当数据写入第二擦除块中的所有多个物理地址存储器时，数据可写入第一擦除块中的多个物理地址存储器，以至可极大地增加对一个逻辑地址的总的数据可重写时间。

附图说明

在附图中：

图1是描述根据本发明第一实施例的半导体存储器的结构的原理图；

图2是用于描述在第一实施例中的写入操作的操作流程的流程图；

图3是用于表示在第一实施例中的读取操作的操作流程的流程图；

图4是显示根据本发明第二实施例的半导体存储器的结构的方框图；

图5是用于描述在第二实施例中的写入操作的操作流程的流程图；

图6是表示在本发明第二实施例中的读取操作的操作流程的流程图；

图7是显示根据本发明第三实施例的半导体存储器的结构的方框图；

图8是用于描述在第三实施例中的写入操作的操作流程的流程图；

图9是表示在本发明第三实施例中的读取操作的操作流程的流程图；

图10是显示根据本发明第四实施例的半导体存储器的结构的方框图；

图11是用于描述在第四实施例中的写入操作的操作流程的流程图；

图12是用于表示在第四实施例中的读取操作的操作流程的流程图；

图13是显示根据本发明第五实施例的半导体存储器的结构的方框图；

图14是描述在本发明第五实施例中的写入操作的操作流程的流程图；

图15是表示在本发明第五实施例中的读取操作的操作流程的流程图；

图16是显示根据本发明第六实施例的半导体存储器的结构的方框图；

图17是描述在本发明第六实施例中的写入操作的操作流程的流程图；

图18是表示传统非易失性存储器的重写操作的操作流程的流程图；

具体实施方式

(第一实施例)

现在参考附图，本发明的一个实施例将被描述。图1是用于表示根据本发明第一实施例的半导体存储器的原理图。附图标记1表示非易失性存储器(EPROM或者闪存EEPROM)，附图标记2表示对应于由许多物理地址存储器#0，#1，…，#n构成的集合体的非易失性存储器，以及附图标记3代表控制存储器数据输出的输出控制单元。#0，#1，…，#n也用作物理地址的含意。

在此例中，将逻辑地址#A分配给非易失性存储器2。此外，在非易失性存储器2中所有物理地址存储器的集合体的初始状态为擦除状态(数据“1”)。它是如此假定的，作为要被存储在非易失性存储器2中的数据，与“FF”不同的数据，例如安全代码，总是被存储。应该理解到在此实施例中，在已擦除非易失性存储器之后，数据存储状态被解释为数据“1”，然而当非易失性存储器已经被写入之后，数据存储状态被解释为数据“0”。

接着，现在将要解释此第一实施例的半导体存储器的操作。首先，描述写操作。图2是用于解释第一实施例写操作流程的流程图。当对逻辑地址#A执行写操作时，首先执行非易失性存储器2中物理地址#0的读操作(步骤101)。如果读取的数据对应于“FF”(步骤102)，那么就对物理地址#0执行写操作(步骤103)。

如果读出值是与“FF”不同的值，接着地址加1(步骤104)，并且随后执行物理地址#1的读操作。类似地，如果读出数据对应于“FF”(步骤202)，接着执行对物理地址#1的写操作。如果读出数据是与“FF”不同的值，那么执行对物理地址#2的读操作。如果物理地址#2的读出值对应于“FF”，那么对物理地址#2执行写操作。如果读出值是与“FF”不同的值，那么接着执行对物理地址#3的读操作。如同上面所解释，对数据还未写入的存储区域(也就是数据不是“FF”)，顺序执行写操作，直到物理地址#n。

接着，现在要解释读操作。图3为表示第一实施例中读操作流程的流程图。当对逻辑地址#A进行读操作时，首先进行对非易失性存储器2中物理地址#0的读操作(步骤201)，如果读出值对应于“FF”(步骤202)，然后物理地址减1(步骤203)。在此情况下，由于此物理地址对应于物理地址#0，此物理地址#0是不减的，但是在输出控制单元3的控制之下，此物理地址#0的读出值作为逻辑地址#A的数据被输出(步骤204)。在此情况下，没有数据存储在逻辑地址#A。

如果读出值对应于与“FF”不同的值(步骤203)，择在物理地址加1之后(步骤205)，随后执行对物理地址#1的读操作。如果读出值对应于“FF”(步骤202)，择物理地址减1(步骤203)，并且在上面描述相差1的物理地址#1之前的物理地址#0的读出值作为逻辑地址#A的数据输出(步骤204)。

类似地，如果物理地址#1的读出值对应于与“FF”不同的值，那么接着执行对物理地址#2的读操作。如果物理地址#2的读出值对应于“FF”，那么在输出控制单元3的控制之下，输出物理地址#1的读出值作为逻辑地址#A的数据。如果物理地址#2的读出值对应于与“FF”不同的值，那么接着执行对物理地址#3的读操作。如同上面所解释，数据从物理地址#0顺序读出，并且在读出值为与“FF”相差1的物理地址之前的物理地址的值作为读出数据而输出。

如同前面所解释，在对逻辑地址#A的写操作中，因为物理地址按照#0，#1，#2，…，的方式顺序移动，数据可以重写而不执行擦除过程操作。同样地，在对逻辑地址#A的读操作中，由于读操作按照物理地址#0，#1，#2，…，的方式顺序执行，已经写的数据最终被评判，以及作为逻辑地址#A的输出而输出。换句话说，可以视为已经重写逻辑地址#A。

(第二实施例)

图4是表示依照本发明第二实施例的半导体存储器的结构的方块图。附图标记1表示非易失性存储器(EPROM或者闪存EEPROM)，附图标记12表示对应于由多个物理地址存储器#0，#1，…，#n构成的集合体的非易失性存储器，其由写数据区和地址标识数据区组成。此外，附图标记3代表控制存储器数据输出的输出控制单元，附图标记14表示标准EPROM或者闪存EEPROM的地址解码电路，附图标记15表示写数据产生电路，附图标记16代表读脉冲产生电路以读取地址标识数据，以及附图标记17表示地址产生计数器，其与地址标识数据读脉冲同步从其中的最低有效地址开始顺序增加地址标识数据区的地址。此外，附图标记18表示用于比较从地址标识数据区读取的数据与预先确定标识值的比较器，附图标记19代表响应于比较器18的输出而锁存地址产生计数器17的计数值的地址锁存器，附图标记20表示从地址产生计数器17的值和地址锁存器19的值中选择合适地址的地址选择电路，该选择取决于对地址标识数据区的处理操作或者对写数据区的处理操作，以及附图标记21表示将输入地址向左移“m”位的移位电路。此外，附图标记22表示将地址选择电路20的输出和移位电路21的输出进行合成以提供期望的物理地址给地址解码电路14的地址合成电路，以及附图标记23表示对逻辑地址#A产生写脉冲和读脉冲的脉冲产生电路。

首先，描述写操作。图5是解释在第二实施例中写操作的流程操作的流程图。当对逻辑地址#A执行写操作时，首先复位地址产生计数器17(步骤301)，并且接着当前地址变成地址#0。同时，读脉冲产生电路16产生读脉冲。

在地址标识数据的读操作中，地址选择电路20选择地址产生计数器17的值，而在不是此读操作的其他操作(也就是对逻辑地址#A的读/写处理操作)期间，地址选择电路20选择地址锁存器19的值。在此情况下，因为正在读取地址标识数据，所以地址选择电路20选择地址产生计数器17的值。

另一方面，当地址选择电路20选择了上面描述的地址值时，输入地址(逻辑地址#A)已由移位电路21向左移“m”位(步骤302)，由地址合成电路22将移位电路21的输出与对应于地址选择电路20的输出的地址的“0”到m-1位进行合成(步骤303)，并且地址解码电路14选中物理地址#0。

结果，执行非易失性存储器12中物理地址#0的读操作，并且接着，由比较器18比较所读取数据与预定的标识数据(步骤304)。当比较结果是“不一致”时，地址产生计数器17的值由地址锁存器19获得，并且同时，脉冲产生电路23产生写脉冲。

当写脉冲产生时，地址选择电路20选择地址锁存器19的值，并且由地址合成电路22将此被选值与移位电路21的输出合成，接着地址解码电路14选择物理地址#0。同样，在写数据产生电路15中，产生通过合成预先确定的标识数据与键入的写数据而得到的写数据(步骤305)，输入数据写在物理地址#0的写数据区中，以及预先确定的标识数据写在地址标识数据区域中(步骤306)。

现在，描述比较器18的比较结果为“一致”的情况(也就是使得读数据与预先确定的标识数据一致)。当比较结果是“一致”时，地址产生计数器17的值增加(步骤307)，此值从“0”变到“1”。同样，读脉冲产生电路16又产生读脉冲。同时，地址选择电路20又选择地址产生计数器17的值，由地址合成电路22将对应于此选择地址值的地址的位“0”到“m-1”与移位电路21的输出进行合成(步骤303)，在非易失性存储器12中的物理地址#1的读操作被执行，并且接着，由比较器18比较读数据与预先确定的标识数据(步骤304)。当比较结果变为“不一致”时，写数据和预先确定的标识数据以类似于上面描述物理地址#0的情况的方式对物理地址#1写(步骤305)。

另一方面，当比较结果变成“一致”时，地址产生计数器17的值以类似于上面描述物理地址#0的情况增加(步骤306)，读脉冲产生电路16又产生地址标识数据读脉冲，并且执行物理地址#2的读操作。从而，当比较结果为“一致”时，对通过从物理地址#3到物理地址#n(n＝2m-1)顺序读取物理地址而得到的标识数据与预先确定的标识数据不一致的这样的存储器执行写操作(步骤305)。这也就是说，此存储器为标识数据还未被写入的存储器。

下面，将解释读操作。图6表示第二实施例中读操作的流程的流程图。当对逻辑地址#A进行读操作时，首先复位地址产生计数器17，以使得其计数值变成地址#0(步骤401)。同时，读脉冲产生电路16产生读脉冲。

在地址标识数据的读操作期间，地址选择电路20选择地址产生计数器17的值，而在不是此读操作的其他操作(也就是，对逻辑地址#A的读/写处理操作)期间，地址选择电路20选择地址锁存器19的值。在此情况下，由于正在读地址标识数据，地址产生计数器17的值由地址选择电路20选择。

另一方面，当上面描述的地址值由地址选择电路20选择时，输入地址(逻辑地址#A)已经由移位电路21向左移了“m”位(步骤402)，由地址合成电路22将移位电路21的输出与对应于地址选择电路20的输出的地址的“0”到“(m-1)”位进行合成(步骤403)，并且物理地址#0被地址解码电路14选中。

结果，执行非易失性存储器12中的物理地址#0的读操作，并且接着，由比较器18比较读数据和预先确定的标识数据(步骤404)。当比较结果为“一致”时，地址产生计数器17以类似于上面描述的写操作的方式顺序增加(步骤408)。此递增操作被重复执行直到读数据与预先确定的标识数据不一致。

当比较结果为“不一致”时，地址产生计数器17的计数值由地址锁存器19锁存。同时，脉冲产生电路23产生对逻辑地址#A的读脉冲。

此时，地址选择电路20输出地址锁存器19的值(锁存值-1)(步骤405)，然后接着，此值(锁存值-1)由地址合成电路22与移位电路21的输出进行合成(步骤406)，并且由地址解码器14选择期望的物理地址。结果，在输出控制单元3的控制下，在读数据与标识数据不一致的相差1的物理地址之前的此物理地址存储器的物理地址值作为读数据输出(步骤407)。换句话说，数据已最终写入的物理地址存储器的物理地址值在输出控制单元3的控制下作为读数据输出。

如前所述，根据此第二实施例，类似于第一实施例，在对逻辑地址#A的写操作中，由于物理地址以#0，#1，#2，---，的方式顺序移动，可以重写数据而不执行擦除操作。同样，在对逻辑地址#A的读操作中，由于读操作以物理地址内标识数据区#0，#1，#2，---，的这种方式顺序执行，已写的数据最终被评判，并且可以作为逻辑地址#A的输出而输出。由于这种效果，可以认为已经重写了非易失性存储器12的逻辑地址#A。进一步，当对写入逻辑地址#A的数据没有专门的限制时，可以使用物理地址存储器来存储期望能任意可重写的数据。

(第三实施例)

图7是示意性地表示根据本发明第三实施例的半导体存储器的配置的方块图。应理解在第二实施例中指示的相同附图标记将用以表示在第三实施例中示出的相同的或者相似的结构元素，并且将作类似于该处的解释。附图标记1表示非易失性存储器(EPROM或者闪存EEPROM)，附图标记32表示对应于由多个写数据区物理地址#0，#2，…，#n-1和多个地址标识数据区物理地址#1，#3，…，#n构成的集合体的非易失性存储器。同样，附图标记3表示控制存储器数据输出的输出控制单元，附图标记30表示从地址产生计数器17的值和地址锁存器19的值中选择合适地址的地址选择电路，该选择取决于对地址标识数据区的处理操作或者对写数据区的处理操作，并且同样，其选择最低有效地址。附图标记31表示将输入地址向左移(m+1)位的移位电路；附图标记33表示产生对逻辑地址#A的读脉冲、对写数据区的写脉冲，以及对地址标识数据区的写脉冲的脉冲产生电路；附图标记35表示从输入数据和预先确定的标识数据中选择待写数据的数据选择电路(MPX)，该选择取决于地址对应于写数据区还是地址标识数据区。

接着，现在介绍此第三实施例的半导体存储器的操作。首先，描述写操作。图8是用于解释此第三实施例中写操作的流程的流程图。当对逻辑地址#A执行写操作时，首先复位地址产生计数器17，并且当前地址变为地址#0。同时，读脉冲产生电路16产生读脉冲。

在地址标识数据的读操作中，地址选择电路30选择地址产生计数器17的值(地址位1到m)，然而在不是此读操作的其他操作(也就是，对逻辑地址#A的读/写处理操作)期间，地址选择电路20选择地址锁存器19的值。在此情况下，由于正在读地址标识数据，地址产生计数器17的值由地址选择电路30选择。

当存取地址标识数据区时，地址选择电路30选择最低有效地址“1”，而当存取写数据区时，地址选择电路30选择最低有效地址“0”。在此情况下，由于正在读取地址标识数据区，以及地址选择电路30选择最低有效地址“1”(步骤501)，所以作为地址产生计数器17的地址，低阶“1”到“m”位地址变成#0(步骤502)。

另一方面，当上面描述的地址值由地址选择电路30选择时，输入地址(逻辑地址#A)已经由移位电路31向左移了“m+1”位(步骤503)，由地址合成电路22将移位电路31的输出与对应于地址选择电路30的输出的地址的“0”到“m”位进行合成(步骤504)，并且物理地址#1被地址解码电路14选中。

因此，执行非易失性存储器32中的物理地址#1的读操作，并且接着，由比较器18比较读数据和预先确定的标识数据(步骤505)。当比较结果为“不一致”时，地址产生计数器17的值由锁存器19得到，并且同时，脉冲产生电路33产生写脉冲。

当写脉冲产生时，地址选择电路30选择地址锁存器19的值，然后由地址合成电路22将此被选值与移位电路31的输出进行合成，并且接着，由地址解码电路14选择此物理地址。在此例中，因为脉冲产生电路33连续产生两次写脉冲以及最低有效地址与此写脉冲的产生相同步地从“0”变到“1”，当最低有效地址为“0”时，地址选择电路30选择物理地址#0(步骤506)。接着，当最低有效地址为“1”时(步骤508)，地址选择电路30选择物理地址#1。

同样，在写数据选择电路35中，当最低有效地址为“0”时，选择输入数据，而当最低有效地址为“1”时，选择预先确定的标识数据。结果，输入数据写入物理地址#0的写数据区(步骤507)，并且预先确定的标识数据写入物理地址#1的地址标识数据区(步骤509)。

现在，描述比较器18的比较结果为“一致”的情况。当比较结果为“一致”时，地址产生计数器17的值递增(步骤510)，此值从“0”变到“1”。同样，读脉冲产生电路16再一次产生读脉冲。此时，地址选择电路30再次选择地址产生计数器17的值和最低有效位“1”，由地址合成电路22将对应于此被选地址值的地址的位“0”到“m”与移位电路31的输出进行合成，执行在非易失性存储器32中的物理地址#3的读操作。然后，由比较器18比较读数据与预先确定的标识数据。

当比较结果变为“不一致”时，类似于上面解释的物理地址#1的情况，对物理地址#0写入预先确定的标识数据，以及对物理地址#1写入写数据。另一方面，当比较结果变为“一致”时，地址产生计数器17的值以类似于上面描述的物理地址#1的方式递增，读脉冲产生电路16又产生地址标识数据读脉冲，并且执行物理地址#5的读操作。因此，当比较结果为“一致”时，对输入数据和预先确定的标识数据都写入的存储器执行写操作。在此存储器中，通过顺序地从物理地址#7到物理地址#n(n＝2m+1)读出而得到的标识数据与预先确定的标识数据不一致。那也就是说，此存储器是标识数据还未被写入的存储器。

接着，解释读操作。图9是用于表示此第三实施例中读操作的流程的流程图。当对逻辑地址#A执行读操作时，首先复位地址产生计数器17，以便其值变为地址#0。同时，读脉冲产生电路16产生读脉冲。

当读取地址标识数据时，地址选择电路30在地址位“1”到“m”选择地址产生计数器17的值，而地址选择电路30在最低有效位选择“1”(步骤601)。结果，对地址产生计数器17的地址，低阶“1”到“m”位地址变成#0(步骤602)。

另一方面，当地址选择电路30选择上述的地址值时，输入地址(逻辑地址#A)由移位电路31向左移(m+1)位(步骤603)，由地址合成电路22将移位电路31的输出与地址选择电路30的输出进行合成(步骤604)，物理地址#1被地址解码电路14选中。

结果，执行非易失性存储器32中物理地址#1的读操作，并且接着，读数据由比较器18与预先确定的标识数据比较(步骤605)。当比较结果为“一致”时，地址产生计数器17以类似于上面所解释的写操作的方式顺序递增(步骤610)，并且重复执行此递增操作，直到读数据与预先确定的标识数据不一致为止。

当比较结果为“不一致”时，地址产生计数器17的计数值由地址锁存器19锁存。同时，脉冲产生电路23产生对逻辑地址#A的读脉冲。此时，地址选择电路30输出最低有效地址的“0”(步骤606)，以及在地址“1”到“m”输出地址锁存器19的值(锁存值-1)(步骤607)。此输出值由地址合成电路22与移位电路31的输出进行合成(步骤608)，并且地址解码器14选择期望的物理地址。结果，在输出控制单元3的控制下，读取(步骤609)对应于地址标识数据区物理地址的相差1的前一个物理地址存储器的写数据区的物理地址值，以被输出作为读数据，此物理地址值的读数据与标识数据不一致。换句话说，此最终写入写数据区的物理地址值在输出控制单元3的控制下被输出作为读数据。

如前所述，类似于本发明第二实施例，在对逻辑地址#A的写操作中，由于物理地址以#0，#1，#2，…，的方式顺序移动，数据可以被重写而不执行擦除操作，以及对写数据没有设置特别的限制。同样，在对逻辑地址#A的读操作中，由于以物理地址#0，#1，#2，…，的方式顺序执行读操作，最终写入的数据被评判，并且可以被输出作为逻辑地址#A的输出。换句话说，可以视为已经重写逻辑地址#A。进一步，可以不用减小数据的字长而以字单元进行重写。

(第四实施例)

图10是表示根据本发明第四实施例的半导体存储器的结构的原理图。附图标记1表示非易失性存储器(EPROM或者闪存EEPROM)，附图标记42表示对应于由多个物理地址存储器#0，#1，…，#n构成的集合体的非易失性存储器，附图标记3表示控制存储器数据输出的输出控制单元。同样，附图标记43表示对应于安排在逻辑地址“X”的非易失性存储器的地址标识数据存储器，并且它由具有与非易失性存储器42的字数相同位数的非易失性存储器构成，还有附图标记44表示标识数据锁存器，其当对非易失性存储器42执行读操作或者写操作时，其获得地址标识数据存储器43的值。同样，附图标记45表示地址/数据计算器，其计算随后写入的标识数据值，以及从标识数据锁存器44的值计算非易失性存储器42的物理地址位“0”到“(m-1)”，附图标记46表示用于从输入地址计算标识数据存储器43的地址和用于产生读脉冲的标识数据读/写控制单元。附图标记47表示地址选择电路，其当执行地址标识数据存储区存取操作时选择标识数据读控制单元46的输出以及当执行写数据区的存取操作时选择地址合成电路22的输出。地址解码电路14、移位电路21、地址合成电路22、以及脉冲产生电路23有与第二实施例中那些电路相同的功能。

接着，现在介绍此实施例的半导体存储器的操作。首先，描述写操作。图11是用于解释此第四实施例中写操作的流程的流程图。当对逻辑地址#A执行写操作时，首先标识数据读/写控制单元46基于输入地址计算标识数据地址(步骤701)，并且产生标识数据区的读脉冲。

此时，由于地址选择电路47选择标识数据读/写控制单元46的输出，在地址标识数据存储器43中的物理地址“X”被地址解码电路14选中，以读取标识数据(步骤702)。在此情况下，标识数据锁存器44锁存所读取标识数据。

如此，地址数据计算器45从标识数据的值计算地址位“0”到“(m-1)”(步骤703)，同时地址位“0”到(m-1)用于选择在下次将写入数据的非易失性存储器42的物理地址。计算出的地址位“0”到(m-1)进入地址合成电路22。地址合成电路22将已由移位电路21向左移了“m”位的写地址(步骤704)与地址/数据计算器45的输出进行合成(步骤705)，并且合成过的地址进入地址选择电路47。

由于脉冲产生电路23产生对逻辑地址#A的写脉冲，地址选择电路47选择地址合成电路22的输出，以及地址解码电路14选择物理地址#0到#n(n＝2m-1)中的任何一个。例如，如果标识数据锁存器44的值为(11111100)，那么地址解码电路14判断数据已写入物理地址#0和#1，于是选择物理地址#2。

写数据选择电路35从标识数据读/写控制单元46的输出判断对写数据区的存取操作，并且于是选择写数据，使得写数据写入物理地址#2(步骤706)。

在数据写操作完成之后，地址/数据计算器45产生这样一个标识数据区写数据，其中仅最低有效位为“0”，并且其中标识数据中“0”还未写入(步骤707)。

例如，如果标识数据锁存器44的值为(11111100)，那么地址/数据计算器45产生(11111011)。此时，标识数据读/写控制单元46产生标识数据的写脉冲，写数据选择电路35选择对应于地址/数据计算器45的输出的标识数据，并且地址选择电路47选择对应于标识数据读/写控制单元46的输出的标识数据区地址(步骤708)。结果，在标识数据区的逻辑地址“X”写入标识数据(步骤709)。由于没有擦除操作而写入标识数据，在已写入标识数据之后的逻辑地址“X”的值变为(11111000)。

接下来，将解释读操作。图12是用于表示第四实施例中读操作的流程的流程图。当对逻辑地址#A执行读操作时，首先，标识数据读/写控制单元46从输入地址计算标识数据地址(步骤801)，并且产生标识数据区的读脉冲。此时，由于地址选择电路47选择标识数据读/写控制单元46的输出，在地址标识数据存储器43中的物理地址“X”被地址解码电路14选中，以执行标识数据的读操作。(步骤802)。

在此情况下，标识数据锁存器44锁存读标识数据。结果，地址数据计算器45从标识数据的值计算地址位“0”到(m-1)，用于在执行读操作的非易失性存储器42内选择物理地址(步骤803)，并且接着，将计算出的地址位“0”到(m-1)输入到地址合成电路22。

地址合成电路22将由移位电路21移位了的读地址(步骤804)与地址/数据计算器45的输出进行合成(步骤805)，并且将合成过的地址输入地址选择电路47。由于脉冲产生电路23产生对逻辑地址#A的读脉冲，地址选择电路47选择地址合成电路22的输出，并且地址解码电路14选择物理地址#0到#n(n＝2m-1)中的任何一个。例如，如果标识数据锁存器44的值为(11111000)，地址解码电路14读物理地址#2(步骤806)，那么在输出控制单元3的控制下输出此物理地址#2的数据作为读数据。

如同前面解释地，根据此第四实施例，类似于第三实施例，在对逻辑地址#A的写操作中，由于物理地址以#0，#1，#2，…，的方式顺序移动，数据可以被重写而不执行擦除操作，同时对写数据设置特别的限制。同样，在读操作中，由于执行标识数据区的读操作，可以在短时间内从多个物理地址中选择一个。

同样，由于每一个非易失性存储器42的物理地址将标识数据设为1位，由标识数据区所占的面积可以大大减少。

(第五实施例)

图13是表示根据本发明第五实施例的半导体存储器的结构的方块图。附图标记1表示非易失性存储器(EPROM或者闪存EEPROM)，附图标记42表示对应于由多个物理地址存储器#0，#1，…，#n构成的集合体的非易失性存储器，以及附图标记3表示控制存储器数据输出的输出控制单元。同样，附图标记43表示对应于安排在逻辑地址“X”的非易失性存储器的地址标识数据存储器，并且它由有与非易失性存储器42的字数相同位数的非易失性存储器构成，并且附图标记54为易失性标识数据寄存器，其当标识数据存储器43的写过程操作完成时获得/保持标识数据存储器43的值。应该理解，所有的地址/数据计算器45、标识数据读/写控制单元46、移位电路21、脉冲产生电路23、地址合成电路22、地址选择电路47、地址解码电路14、以及写数据选择电路35拥有与第四实施例中所用的那些电路同样的功能。

接着，现在介绍此实施例的半导体存储器的操作。首先，描述写操作。图14是用于解释此第五实施例中写操作的流程的流程图。当非易失性存储器1的电源接通时，标识数据存储器43中的存储内容首先写入读标识数据寄存器54中。

当对逻辑地址#A执行写操作时，地址/数据计算器45从存储在标识数据寄存器54中的标识数据值中计算地址位“0”到(m-1)(步骤901)，同时地址位“0”到(m-1)用于在下次将要写入数据的非易失性存储器42中选择物理地址。所计算的地址位“0”到(m-1)进入地址合成电路22。

地址合成电路22将已由移位电路21向左移了“m”位的写地址(步骤902)与地址/数据计算器45的输出进行合成(步骤903)，并且接着合成过的地址进入地址选择电路47。由于脉冲产生电路23产生对逻辑地址#A的写脉冲，地址选择电路47选择地址合成电路22的输出，以及地址解码电路14选择物理地址#0到#n(n＝2m-1)中的任何一个。

例如，如果标识数据锁存器44的值为(11111100)，那么地址解码电路14判断数据已被写入物理地址#0和#1，于是选择物理地址#2。写数据选择电路35从标识数据读/写控制单元46的输出判断对写数据区的存取操作，并且于是，选择写数据，以使得写数据写入物理地址#2(步骤904)。

在数据写操作完成之后，地址/数据计算器45产生这样一个标识数据区写数据，其中仅仅最低有效位为“0”，并且其中标识数据中“0”还未写入(步骤906)。例如，如果标识数据锁存器44的值为(11111100)，那么地址/数据计算器45产生(11111011)。此时，标识数据读/写控制单元46产生标识数据的写脉冲，写数据选择电路35选择对应于地址/数据计算器45的输出的标识数据，并且地址选择电路47选择对应于标识数据读/写控制单元46的输出(步骤905)的标识数据区地址。

结果，在标识数据区的逻辑地址“X”写入标识数据(步骤907)。由于没有擦除操作而写入标识数据，在已写入标识数据之后的逻辑地址“X”的值变为(11111000)。前述的操作本质上与第四实施例相同。在此第五实施例中，在表示写操作完成的标识数据写脉冲的下降沿已经新写入的标识被写入标识数据寄存器54(步骤908)。

接下来，将解释读操作。图15是用于表示第五实施例中读操作的流程的流程图。当对逻辑地址#A执行读操作时，地址/数据计算器45从存储在标识数据寄存器54中的标识数据值计算地址位“0”到“m-1”(步骤111)，并且接着将这些计算出的地址位输入到地址合成电路22。这些地址位“0”到“m-1”被用以选择下次要写入数据的非易失性存储器42中的物理地址。

地址合成电路22将由移位电路21向左移了“m”位的读地址(步骤112)与地址/数据计算器45的输出进行合成(步骤113)，并且合成过的地址进入地址选择电路47。由于脉冲产生电路23产生对逻辑地址#A的读脉冲，地址选择电路47选择地址合成电路22的输出，并且地址解码电路14选择物理地址#0到#n(n＝2m-1)中的任何一个。例如，如果标识数据锁存器44的值为(11111000)，那么地址解码电路14读取物理地址#2(步骤114)，并且在输出控制单元3的控制下，作为读数据输出此物理地址#2的数据。

如同前面解释，根据此第五实施例，类似于第四实施例，在对逻辑地址#A的写操作中，由于物理地址以#0，#1，#2，…，的方式顺序移动，数据可以被重写而不执行擦除操作，同时对写数据设置特别的限制。同样，在读操作中，由于执行标识数据区的读操作，可以在短时间内从多个物理地址中选择一个。

同样，由于非易失性存储器42的每一个物理地址将标识数据设为1位，由标识数据区所占的面积可以大大减少。

进一步，由于标识数据不仅存储到由非易失性存储器构成的标识数据存储器43中，而且也存储到易失性标识数据寄存器54中，用于地址解码操作的非易失性存储器的读操作不再需要，并且于是，地址解码操作可以即刻执行。特别地，在读操作期间，数据可以按照正常EPROM或者正常闪存EEPROM同样的速度读取，其相对逻辑地址有一个物理地址。

(第六实施例)

图16是表示根据本发明第六实施例的半导体存储器的结构的方块图。附图标记6表示非易失性存储器(闪存EEPROM)，其可以批处理的方式以块为单元擦除；附图标记62表示非易失性存储器，它包含对应于写数据区的多个物理地址存储器#0，#1，…，#n构成的集合体64、对应于标识存储区的非易失性存储器65、以及由安排在擦除块“A”内的非易失性存储器构成的擦除块“A”的状态标志68。同样，附图标记63表示非易失性存储器，它包含对应于写数据区的多个物理地址存储器#0，#1，…，#n构成的集合体66、对应于标识存储区的非易失性存储器67、以及由安排在擦除块“B”内的非易失性存储器构成的擦除块“B”的状态标志69。同样，附图标记70表示块开关控制单元，用于对一个逻辑地址“A”控制非易失性存储器62和非易失性存储器63中的任何一个；附图标记61表示对应于一个逻辑地址的非易失性存储器，其包含非易失性存储器62、非易失性存储器63、以及块开关控制单元68；附图标记71代表重写控制单元，用于控制非易失性存储器6的擦除/写入操作。应该注意到非易失性存储器62和非易失性存储器63有如同前面描述的第五实施例同样的功能。

接下来，将描述根据本第六实施例的半导体存储器的操作。描述用于将数据写入对应于一个逻辑地址#A的非易失性存储器61中的数据写入方法。同样假设此数据此前已经写入擦除块“A”的状态标志68中，并且此数据表明块“A”是有效的。

当执行对逻辑地址#A的写操作时，首先，块开关控制单元70产生对应于擦除块的高阶地址，其中已经向该擦除块中写入关于擦除块“A”的状态标志68以及擦除块“B”的状态标志69的有效数据。

在初始条件下，由于擦除决“A”已经有效，高阶地址已经被确定为对应于擦除块“A”的物理地址，选择擦除块“A”的物理地址，并且接着，根据上面描述的第五实施例的方法对非易失性存储器62执行数据的写操作，以便数据可以重写直到“n”次(步骤121到123)。

在当数据第n次重写时通过解码标识数据寄存器的值而得到的结果变成“#n”的条件用作触发器时，包含在块开关控制单元68中的非易失性存储器的值被写入作为用于表示块“B”有效的值(步骤124到127)。

当执行第(n+1)次数据写操作时，块开关控制单元70读出擦除块“A”的状态标志68和擦除块“B”的状态标志69。在表示“有效”的值已写入状态标志68和69的情况下，块开关控制单元70选择具有低优先度这样的擦除块(在此情况，擦除块“B”)，并且接着，对应于擦除块“B”的物理地址被选中。

结果，根据上面描述的第五实施例的方法接着执行对非易失性存储器63的数据写操作直到第(n+n)次。当从第(n+1)次直到第(n+n)次执行数据写操作时，重写控制单元71通过使用处理操作的空定时擦除整个擦除块“A”。

当数据写操作在第(n+n)次执行时，表示擦除块“A”有效的值写入已经擦除的擦除块“A”的状态标识68中。当第(n+n+1)次执行数据写操作时，块开关控制单元70选择擦除块“A”，并且接着选择对应于擦除块“A”的物理地址。

如同以前所解释的，根据此实施例，由于数据按此顺序从擦除块“A”经由擦除块“B”和“A”到擦除块“B”依次写入，数据重写操作可以执行多次(＝闪存EEPROM的擦除次数×n次)，使得对逻辑地址#A的总重写时间可以大大增加。

应该理解，非易失性存储器62和63有等同于在第五实施例中所解释的非易性失存储器的功能，但是也可能选择性地有在第一到第五实施例中所解释的那些非易失性存储器的功能。

同样，本发明不仅仅限于上面的实施例，而且可以在不偏离本发明的技术范围和精神的情况下，根据具体结构、功能、操作、以及效果的其他多种模式来实现。

依照本发明，由于对一个逻辑地址分配多个物理地址存储器，当重写存储在一个逻辑地址中的内容时，数据写入与相应的多个物理地址存储器中的空存储器，以便数据可以不执行擦除操作就对一个逻辑地址重写。结果，非易失性存储器的存储内容可以被重写，同时半导体存储器的面积不增加。此外，由于不需要擦除操作，不可电擦除的EPROM的存储内容可以重写。进一步，可以在成批擦除类型闪存EEPROM中提供小单元(字单元)中的可重写区。

依照本发明，当读取存储在一个逻辑地址的内容时，由于最后写入的物理地址存储器的内容被读取，可以在写操作过程中没有执行擦除操作时读取有效数据。

根据权利要求3和5所述的发明，由于多个物理地址存储器与多个地址标识数据区分配给一个逻辑地址，当存储在一个逻辑地址的内容重写时，根据地址标识数据区的地址标识数据搜索对应提供的多个物理地址存储器中的空存储器，并且接着，数据写入此空物理地址存储器，以便可以不执行擦除操作而对一个逻辑地址重写数据。结果，可以重写非易失性存储器中的内容，同时半导体存储器的面积不增加。此外，由于地址标识数据用于获取空物理存储器，获取的关于空物理地址存储器的信息不必包含在存储于物理地址存储器中的数据中，并且同样，在物理地址存储器中数据可以重写而不提供专门的写限制。

依照本发明，当读取存储在一个逻辑地址的内容时，基于地址标识数据搜索数据最终写入的物理地址存储器，并且读取此被搜索的物理地址存储器的内容。结果，即使在写操作中不执行擦除操作，也能读取有效数据。

依照本发明，由于对一个逻辑地址的多个物理地址存储器的部分区域设置为地址标识数据区，所以不需要准备另一个物理地址存储器以确保地址标识数据区，这可以避免增加存储器区域。

依照本发明，由于单独的物理地址设置在一个逻辑地址的多个物理地址存储器的地址标识数据区中，所以不用改变字长度而提供可重写区。

依照本发明，由于对一个物理地址分配1位作为地址标识数据区，所以通过减少地址标识数据区可以提供可重写区域，而不产生多余区域。

依照本发明，由于地址标识数据区的地址标识数据读入易失性存储器以供使用，在写操作和读操作中所需要的地址解码时间就可以基本上减小到可以忽略的短时间。在保持与正常EPROM，或者正常EEPROM的读取速度相同的读取速度的同时，可以提供可重写区域。进一步，在现存的EEPROM中，通过结合擦除处理操作和写处理操作来定义字重写操作。与此相反，在本发明的半导体存储器中，由于仅仅通过读处理操作和写处理操作来执行重写操作，重写时间与现存EEPROM的重写时间相比可以被大大缩短。

依照本发明，由于物理地址存储器安排在多个不同的擦除块中以及重复执行接下来的处理操作，对一个逻辑地址的总重写数可以大大增加。在处理操作中当数据写在第一擦除块内的所有多个物理地址存储器中时，数据依次写入第二擦除块内的所有多个物理地址存储器中，在此过程中写在第一擦除块中的数据被擦除。接着，当数据写在第二擦除块内的所有多个物理地址存储器中时，数据又写在第一擦除块内的多个物理地址存储器中。

虽然以其具有一定程度特殊性的优选方式描述发明，应该理解在不脱离本发明的精神和范围的情况下，本优选形式的披露可以在结构的细节和在部件的组合与排列上变化。

Claims

1、一种半导体存储器，包括：

存储器装置，用于对一个逻辑地址分配多个物理地址存储器；

写入目的选择装置，用于在所述多个物理地址存储器中选择空物理地址存储器；以及

写入装置，用于将数据写入所选择的空物理地址存储器。

2、根据权利要求1的半导体存储器，进一步包括：

读取目的选择装置，用于在所述多个物理地址存储器中选择数据被最后写入的物理地址存储器；以及

读取装置，用于从数据最后被写入的所选物理地址存储器中读取数据。

3、一种半导体存储器，包括：

存储装置，用于对一个逻辑地址分配多个物理地址存储器以及多个地址标识数据区；

写入目的选择装置，用于根据所述地址标识数据区的地址标识数据，在所述多个物理地址存储器中选择空物理地址存储器；以及

写入装置，用于将数据写入所选空物理地址存储器。

4、根据权利要求3的半导体存储器，进一步包括：

读取目的选择装置，用于根据所述地址标识数据区的地址标识数据，在所述多个物理地址存储器中选择数据最后被写入的物理地址存储器；以及

5、根据权利要求3的半导体存储器，其中所述写入目的选择装置用地址序列中的所述一个逻辑地址指定与物理地址一致提供的地址标识数据区，以读取地址标识数据，并根据读取结果选择待存取的物理地址。

6、根据权利要求4的半导体存储器，其中所述读取目的选择装置用地址序列中的所述一个逻辑地址指定与物理地址一致提供的地址标识数据区，以便读取地址标识数据，并根据读取结果选择空物理地址存储器，并且还选择具有在所选空物理地址存储器前一个地址的物理地址存储器，作为数据最后被写入的物理地址存储器。

7、根据权利要求3的半导体存储器，其中对所述一个逻辑地址提供的每个所述物理地址存储器的部分区域被设置为所述地址标识数据区。

8、根据权利要求3的半导体存储器，其中在不考虑对所述一个逻辑地址的所述多个物理地址存储器的情况下，所述地址标识数据区域被与物理地址一致地设置至另一个物理地址存储器。

9、根据权利要求3的半导体存储器，其中对应于所述一个逻辑地址的多个地址标识数据区被设置到每个物理地址相对1位的所述多个物理地址存储器之外的其它存储区。

10、根据权利要求9的半导体存储器，其中每个已被设置至所述其它存储区的1位地址标识数据被读取到易失性存储器中以被利用。

11、根据权利3的半导体存储器，其中相对于构成所述存储装置的一个逻辑地址的多个物理地址被排列在多个不同的可重写非易失性存储器擦除块；并且所述半导体存储器进一步包括以下列方式操作的控制装置，当所述写入装置对第一擦除块中的所有的所述多个物理地址存储器完成写入操作时，所述写入装置对第二擦除块中的所述多个物理地址存储器执行写入操作，在此期间所述第一擦除块被擦除。