CN103106149B

CN103106149B - 半导体器件

Info

Publication number: CN103106149B
Application number: CN201210379744.XA
Authority: CN
Inventors: 三浦誓士
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2011-10-03
Filing date: 2012-09-28
Publication date: 2016-02-24
Anticipated expiration: 2032-09-28
Also published as: US8949516B2; CN103106149A; JP5792019B2; US9728257B2; JP2013080537A; US20130086312A1; US20150082125A1

Abstract

本发明提供一种半导体器件，具有包含可重写的多个存储单元的非易失性存储装置、以及控制向该非易失性存储装置的存取的控制电路装置，提出具有以下功能的装置作为控制电路装置，即：与从外部提供的第一地址独立地设定对非易失性存储装置的第二地址的分配，以使得用于从外部提供的第一写入数据的写入的存储单元的物理配置变为至少相对于一个方向每隔N(N为自然数)个配置。利用本发明，能够实现一种具有高可靠性、寿命长、能高速工作、且便于使用的信息处理装置。

Description

半导体器件

技术领域

本发明涉及包含非易失性存储装置的半导体器件技术。

背景技术

近年来，由多个NAND型闪速存储器和控制器构成的SSD(SolidStateDrive：固态硬盘)被利用在服务器设备、膝上型个人计算机以及笔记本电脑等中。例如在非专利文献4中，公开了NAND型闪速存储器的擦除次数存在上限，数据写入尺寸与数据擦除尺寸相差很大。另外，例如在专利文献1、专利文献2、专利文献3以及专利文献4中，公开了NAND型闪速存储器的控制方法。

并且，在本发明者研究的技术中，有例如包含相变存储器的半导体器件。这种存储器使用至少包含锑(Sb)和碲(Te)的Ge-Sb-Te系、Ag-In-Sb-Te系等硫族(Chalcogenide)材料(或相变材料)作为记录层材料。另外，其选择元件可采用二极管。这样，例如，在非专利文献1中公开了使用了硫族材料和二极管的相变存储器的特性。

图1是表示使用了相变材料的电阻性存储元件的相变所必须的脉冲宽度与温度的关系的图。纵轴为温度，横轴为时间。如图1所示，在该存储元件中写入存储信息“0”时，施加将元件加热到硫族材料的熔点Ta以上再急剧地冷却这样的复位脉冲。通过缩短冷却时间t1(例如通过设定为大约1ns)，硫族材料成为高电阻的无定形(非晶体)状态。

相反地，在写入存储信息“1”时，施加将存储元件保持在低于熔点Ta、高于结晶温度Tx(与玻璃化转变点相同或高于玻璃化转变点)的温度范围内这样的置位脉冲。由此，硫族材料成为低电阻的多晶体状态。结晶所需要的时间t2根据硫族材料的组成不同而不同。在图1中示出的元件的温度依赖于存储元件本身发出的焦耳热以及向周围的热扩散。

另外，如非专利文献2的记载，若减小相变存储器的电阻元件构造，则相变膜的状态变化所需的功率变小。因此，在原理上，相变存储器正朝着精细化发展，人们正积极地进行研究。另外，在非专利文献3中，记载了硫族材料的低电阻化需要120ns左右，而高电阻化需要50ns左右时间的相变存储器。

在先技术文献：

专利文献

专利文献1：日本特开2008-146255号公报

专利文献2：日本特开平07-153285号公报

专利文献3：日本专利第3926985号公报

专利文献4：日本特开2004-240572号公报

非专利文献

非专利文献1：“IEEE国际固态电路大会，技术论文辑要(IEEEInternationalSolid-StateCircuitsConference、DigestofTechnicalPapers)”，(美国)，2007年，第472-473页

非专利文献2：“IEEE国际电子器件会议，技术文摘(IEEEInternationalElectronDevicesmeeting、TECHNICALDIGEST)”，(美国)，2001年，第803-806页

非专利文献3：“IEEE固态电路杂志(IEEEJOURNALODSOLID-STATECIRCUIT，VOL.40，No1，2005年1月)”，(美国)，2005年，第293-300页

非专利文献4：NAND型闪速存储器的数据表(TC58NVG2S3ETA00)

发明内容

在本申请之前，本发明的发明人对利用于SSD(固态硬盘)或存储卡等存储器的NAND型闪速存储器的控制方法进行了研究。并且，发明人对使用了由硫族材料构成的记录层以及二极管的相变存储器的电阻值的特性进行了研究。以下，说明研究内容。

[对NAND型闪速存储器的控制方法的研究]

4Gbit的NAND型闪速存储器(TC58NVG2S3ETA00)由以4096个决形成的芯片构成，块由64个页形成(135168＝131072+4096字节)，页由(2048+64)字节形成。

SSD由多个NAND型闪速存储器以及控制这些闪速存储器的控制器构成。主机控制器与SSD通过SATA(SerialAdvancedTechnologyAttachment：串行高级技术附件)接口连接。

下面，说明产生从主机控制器向SSD写入一页的数据写入命令时的写入工作。

向NAND型闪速存储器的数据写入以页为单位进行，数据的写入按以下步骤执行。首先，控制器从NAND型闪速存储器读出一个块的数据(135168字节)。接着，擦除该一个决的数据(135168字节)所保存的存储器区域内的数据。随后，在存储器区域内重新写入一页数据(2112字节)。

另外，NAND型闪速存储器有最大可擦除次数ERASEmax。若超过该最大可擦除次数ERASEmax，则不能保证NAND型闪速存储器上所保存的数据，SSD迎来寿命的结束。因此，为了延长SSD的寿命，需要有高效的数据擦除方法。

但是，NAND型闪速存储器的数据写入单位与数据擦除单位相差很大。NAND型闪速存储器在写入一页数据(2112字节)时，需要擦除64倍的数据尺寸(135168字节)，数据擦除方法非常低效。这样，已经判明利用了NAND型闪速存储器的SSD的耐用期限的改善较困难。

并且，已经判明在写入一页的数据(2112字节)时，在擦除一个决的数据(135168字节)之前需读出该一个块的数据，写入性能劣化。

[对电阻变化型非易失性存储器的控制方法的研究]

人们开发了相变存储器(PhaseChangeMemory)、ReRAM(ResistiveRAM)等存储器作为电阻变化型存储器。这些存储器的写入次数具有上限值，该上限值确定电阻变化型存储器的寿命。因此，已经判明若向特定的存储单元集中写入，则其寿命变短。

另外，电阻变化型存储器能重写数据，其最小单位小至一字节。也就是说，已经判明能够只改写与所需数据尺寸相当的量。

解决问题的手段

因此，本发明人提供一种半导体器件，其具有包含可重写的多个存储单元的非易失性存储装置、以及控制向该非易失性存储装置的存取的控制电路装置，控制电路装置具有以下功能。即，提供具有以下功能的装置作为控制电路装置：与从外部提供的第一地址独立地设定对非易失性存储装置的第二地址的分配，以使得用于从外部提供的第一写入数据的写入的存储单元的物理配置变为至少相对于一个方向每隔N(N为自然数)个配置。

发明的效果

根据本发明，第一写入数据的写入所使用的存储单元能形成为至少相对于一个方向在物理上不相邻。即，能与第一地址独立地提供第二地址，该第二地址能减小在数据写入时产生的焦耳热给存储单元造成的热历史的影响的。由此，能提供一种高可靠性、长寿命的半导体器件。通过以下的实施方式说明，上述以外的问题、构成和效果将会变得明确。

附图说明

图1是表示在使用了相变材料的电阻元件的相变所需的脉冲宽度和温度的关系的图。

图2是表示信息处理系统装置的实施方式例的图。

图3是表示本发明的控制电路的电路构成的一例的图。

图4是表示本发明的控制电路的电路构成的一例的图。

图5是表示本发明的非易失性存储装置的电路构成的一例的图。

图6是表示向非易失性存储装置的写入工作的图。

图7是表示从非易失性存储装置的读出工作的一例的图。

图8是表示对信息处理系统装置接通电源时执行的初始顺序的一例的图。

图9是表示本发明的物理表的一例的图。

图10是表示本发明的物理段表(segmenttable)的一例的图。

图11是表示本发明的写入物理地址表的一例的图。

图12是表示本发明的地址转换表和非易失性存储装置的初始设定值的一例的图。

图13是表示本发明的SSD配置信息的一例的图。

图14是表示向本发明的非易失性存储装置写入数据的构成例的图。

图15是表示本发明的地址图范围的一例的图。

图16是表示非易失性存储装置的存储单元阵列的能写入存储单元的配置例的图。

图17是表示向非易失性存储装置的存储单元阵列的能写入存储单元的数据写入例的图。

图18是表示向非易失性存储装置的存储单元阵列的能写入存储单元的数据写入例的图。

图19是表示存储器模块所进行的数据的写入工作的一例的图。

图20是表示写入物理地址表的更新方法的一例的图。

图21是表示确定物理地址时的计算方法的一例的图。

图22是表示地址转换表和非易失性存储装置的数据更新方法的一例的图。

图23是表示地址转换表和非易失性存储装置的数据更新方法的一例的图。

图24是表示本发明的物理地址之间的数据移动工作的一例的图。

图25是表示本发明的管线式(pipeline)写入工作的一例的图。

图26是表示本发明的存储器模块的数据读出工作的一例的图。

图27是表示根据写入方法选择信息选择的写入方法的一例的图。

图28是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图29是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图30是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图31是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图32是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图33是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

图34是表示确定物理地址时的计算方法的一例的图。

图35是表示向非易失性存储装置的存储单元阵列的数据写入例的图。

标号说明

CPU_CHIP信息处理装置

NVMSTR0存储模块

NVM10～NVM17、RAM、NVM17、NVM0存储器装置

STRCT0、STRCT01控制电路

HOST_IF接口电路

RSTSIG复位信号

REFCLK参考时钟

BUF0～BUF3缓存区装置

ARB仲裁电路

MANAGER信息处理电路

RAMC、NVCT0～NVCT7存储器控制装置

NXPTBL、NXPTBL0、NXPTBL1、NXPTBL2、NXPTBL3写入物理地址表

PSEGTBL1、PSEGTBL2物理段表

PADTBL物理表

LPTBL地址转换表

SYMD时钟生成电路

STREG状态寄存器

ADCMDIF地址和指令接口电路

IOBUFIO缓存区

CONTLOGIC控制电路

THMO温度传感器

DATACTL数据控制电路

BK0～BK7内存条

ARY0～m存储器阵列

RADLT行地址锁存器

CADLT列地址锁存器

ROWDEC行解码器

COLDEC列解码器

DSW1数据选择电路

DBUF0、DBUF1数据缓存区

cel存储单元

BSW0～m位线选择电路

SA0～m读出放大器

WDR0～m写入驱动器

CLE指令·锁存器使能信号

CEB芯片使能信号

ALE地址·锁存器信号

WEB写入使能信号

REB读使能信号

IO[7:0]输入输出信号

具体实施方式

在以下的实施方式中，为方便起见，在必要时分割成多个小节或实施方式来进行说明。除特别明示的情况，它们相互间并不是没有关系，而是存在如下关系，即一方为另一方的一部分或全部的变形例、应用例、详细说明、以及补充说明等。另外，在以下的实施方式中，在提及元件的数量等(包括个数、数值、量、范围等)的情况下，除特别明示的情况和原理上明显限定于特定数量的情况，并不限定于此特定的数量，也可以是特定的数量以上或以下。

并且，在以下的实施方式中，除特别明示的情况和原理上认为明显是必需的情况等，其构成要素(也包含步骤要素等)并不一定是必需的。同样地，在以下的实施方式中，在提及构成元件等的形状、位置关系等时，除特别明示的情况和原理上认为明显不是的情况等，其也包含实质上与该形状等相近似或类似的情况。对于上述数量等(包含个数、数值、量、范围等)也同样如此。

以下，基于附图详细说明本发明实施方式。此外，在用于说明实施方式的所有附图中，对有相同功能的部件标注相同或关联的附图标记，省略其重复说明。另外，在以下的实施方式中，作为原则，除特别必要时以外，不重复同一或同样部分的说明。

构成实施方式的各个块的电路元件不作特别限定，可利用众所周知的CMOS(互补型MOS晶体管)等集成电路技术在单晶硅那样的一个半导体基板上形成。并且，在这些存储单元中使用相变存储器、ReRAM(ResistiveRamdamAccessMemory：电阻式随机存取存储器)这样的电阻性存储元件。

[各实施方式例的概要]

首先，用后述的实施方式例来说明采用的技术的概要。各实施方式例中以存储单元为相变存储器来说明。即，说明在由多个电阻变化型存储器、以及控制这些存储器的控制器构成的SSD中，为了实现长寿命的SSD，而在写入时控制器执行的物理地址的分配控制技术。此外，实施方式例的控制器的控制基于发明人对相变存储器的以下调查。

向相变存储器的写入通过控制由电流产生的焦耳热的影响来控制存储单元的电阻值。已经判明的是存在这样的问题，即在向该相变存储器写入时，越邻接写入存储单元的存储单元越容易受到由该焦耳热导致的热历史的影响，由于改写工作，给不进行写入的邻接的存储单元的电特性带来影响，并且电阻值产生较大偏差。

另外，已经判明在向相变存储单元重写数据时，由于改写后的状态的差异导致的电阻值发生变动，存储单元之间的电阻偏差变大，会对特性造成较大影响。

在以下的实施方式例中，涉及由多个相变存储器和控制这些存储器的控制器构成的SSD，目的在于提供一种从控制器实现在以下的(1)～(6)中示出的写入方法的高可靠性且长寿命的SSD。

(1)控制器根据可靠性的等级，确定允许数据写入的存储单元的物理的配置，并进行写入。

(2)控制器根据可靠性的等级，确定禁止数据写入的存储单元的连续的物理的配置，并进行写入。

(3)控制器根据可靠性的等级，设置监视用的存储单元。

(4)控制器根据可靠性的等级，压缩数据并进行向存储单元写入。

(5)从控制器向相变存储器的写入方法并不是进行数据的重写，而是将相变存储单元的状态暂时设定成无定形或结晶状态中的任一种状态(擦除工作)，之后，写入所希望的数据(写入工作)。

(6)使SSD配置信息SDCFG可编程，并灵活地构成与信息处理系统装置匹配的存储器模块NVMSTR0。

为了实现这些目的，在实施方式的控制器中，基于在内部寄存器上所存储的信息，确定允许数据写入的物理地址WPPAD，并生成进行从主机输入到控制器的逻辑地址与该物理地址的关联的地址图ADMAP，从而难以受到数据写入时的焦耳热导致的热历史的影响。并且，主机能改写内部寄存器。

在向相变存储器写入数据时，控制器在允许数据写入的地址中连续的地址内写入。控制器在压缩从主机接收到的写入数据后，向相变存储器写入。控制器将来自主机控制器的写请求保存在缓存区中，并在写入事前准备结束后向相变存储器写入。控制器事前将写入物理地址保存到写入物理地址表NXPADTBL中，以准备将来的写请求。

在刚接通电源后，控制器初始化地址图ADMAP、地址转换表LPTBL、物理段表PSEGTBL、以及物理表PADTB，并进一步初始化非易失性存储装置和写入物理地址表NXPADTBL。

控制器管线式地处理向写请求的缓存区的保存、写入事前准备、以及向相变存储器的写入工作。在向写入物理地址表NXPADTBL登记物理地址时，控制器比较每个段的无效状态的物理地址改写次数，并选择具有最少改写次数的段，并按顺序登记该段内的物理地址。在向写入物理地址表NXPADTBL登记物理地址时，控制器选择具有物理地址的擦除次数小于擦除次数阈值的物理地址。

控制器求出无效物理地址的最大擦除次数与有效物理地址的最小擦除次数之差DIFEC，并在该差DIFEC大于阈值DERCth的情况下，为了减小该差DIFEC，使与无效物理地址有关的最大擦除次数MXERC中的具有最小值MXNERC的物理地址DPAD的数据移动到与无效物理地址有关的最大擦除次数MXERC中的具有最小值MXNERC的物理地址DPAD1。

通过采用该控制器，能确定物理地址以减小在数据写入时产生的焦耳热给存储单元造成的热历史的影响。由此，能提供高可靠性、长寿命的SSD。

并且，通过将与来自主机的逻辑地址对应的物理地址分配到序列上，能抑制每个相变存储器的物理地址的数据擦除次数的偏差，能提供高可靠性、长寿命的SSD。并且，由于控制器管线式地处理向写请求的缓存区保存、写入事前准备、以及向相变存储器的写入工作，能提供高性能的SSD。

(实施方式)

使用图2～图35说明应用了本发明的实施方式的信息处理系统。

图2是表示由应用了本发明的实施方式的信息处理装置CPU_CHIP与存储器模块NVMSTR0构成的信息处理系统装置的构成的一例的框图。如图2所示，信息处理装置CPU_CHIP虽然不特别限定，这里是以最小512字节为单位的逻辑地址LAD来管理向存储器模块NVMSTR0保存的数据的主机控制器。通过接口信号HDH_IF，对该存储器模块NVMSTR0进行数据的读出或写入。

连接信息处理装置CPU_CHIP与存储器模块NVMSTR0的信号方式有串行接口信号方式、并行接口信号方式、以及光接口信号方式等。不言而喻，能利用所有的方式。

使信息处理装置CPU_CHIP与存储器模块NVMSTR0动作的时钟方式有普通时钟方式、源同步时钟方式、嵌入式时钟方式等。不言而喻，能利用所有的时钟方式。本实施方式为嵌入式时钟方式，说明通过串行接口信号方式工作的一例。

从信息处理装置CPU_CHIP埋入时钟信息，转换成串行数据的读请求RDREQ或写请求WTREQ等通过接口信号HDH_IF向存储器模块NVMSTR0输入。

在读请求RDREQ中包含逻辑地址值LAD、数据读出命令RD、以及扇区计数SEC等，另外，在写请求WTREQ中，包含逻辑地址值LAD、数据写入命令WRT、扇区计数SEC和写入数据WDATA等。

存储器模块NVMSTR0包括非易失性存储装置NVM10至NVM17、随机存取存储器RAM、以及控制这些非易失性存储装置和随机存取存储器的控制电路STRCT0。非易失性存储装置NVM10至NVM17是具有相同结构和性能的非易失性存储装置。

另外，如图3所示，控制电路STRCT0包括接口电路HOST_IF、缓存区BUF0～BUF3、非易失性存储装置NVM0、写入物理地址表NXPTBL1-2、仲裁电路ARB、信息处理电路MANAGER、分别直接控制非易失性存储装置NVM10至NVM17的存储器控制装置NVCT0至NVCT7、直接控制随机存取存储器RAM的存储器控制装置RAMC、以及寄存器MAPREG。另外，在图4中示出的控制电路STRCT01与图3的不同点在于装备了多个写入物理地址表NXPTBL0-3，除此之外的构成、功能与图3相同。

图5是表示作为非易失性存储装置NVM10至NVM17利用的非易失性存储器NVMEM的一例的框图，并示出了以相变型非易失性存储器作为例。

非易失性存储器NVMEM由时钟生成电路SYMD、状态寄存器STREG、地址和指令接口电路ADCMDIF、IO缓存区IOBUF、控制电路CONTLOGIC、温度传感器THMO、数据控制电路DATACTL、以及内存条BK0～BK3构成。在各内存条(memorybank)中包含存储器阵列ARYx(x＝0～m)、行地址锁存器RADLT、列地址锁存器CADLT、行解码器ROWDEC、列解码器COLDEC、数据选择电路DSW1、数据缓存区DBUF0和数据缓存区DBUF1。

在各存储器阵列ARYx(x＝0～m)中，包含多个存储单元cel、位线选择电路BSWx(x＝0～m)、读出放大器SAx(x＝0～m)和写入驱动器WDRx(x＝0～m)。

控制信号CTL由指令·锁存器使能CLE、芯片使能信号CEB、地址·锁存器信号ALE、写入使能信号WEB、读使能信号REB、以及就绪/忙信号RBB构成。I/O信号为输入输出信号，指令、地址和写入数据被输入，而读出数据被输出。

[向非易失性存储装置的写入工作]

图6示出了非易失性存储装置NVM1x(x＝0～7)的将M字节的数据经由数据缓存区DBUF0向存储单元cel写入时的写入工作的例子。此外，图6和图7中的“m*n”等的“*”的意思是“×”(相乘)。

把成为低电平的指令·锁存器使能信号CLE驱动为高电平，把成为高电平的芯片使能信号CEB和地址·锁存器使能信号ALE驱动为低电平。此后，若经由输入输出线I/Ox(x＝0～7)输入写入指令W10，则利用写入使能信号WEB的上升沿，写入指令W10被输入地址·指令接口电路ADCMDIF，并被解读。另外，在指令W10中，包含有指定数据缓存区DBUF0或者DBUF1的信息，在图6的例子中，指定数据缓存区DBUF0。

接下来，把成为高电平的指令·锁存器使能信号CLE驱动为低电平，把成为低电平的地址·锁存器使能信号ALE驱动为高电平，分成2次(CA1、CA2)按顺序输入列地址，分成3次(RA1、RA2、RA3)按顺序输入行地址。利用写入使能信号WEB的上升沿，这些地址被输入地址·指令接口电路ADCMDIF，并被解读。

由地址·指令接口电路ADCMDIF解读地址、指令W10的结果是，若向控制电路CONTLOGIC传送对内存条BK0的读出命令，则为了从内存条BK0读出数据，控制电路CONTLOGIC激活内存条BK0。

向地址·指令接口电路ADCMDIF输入的行地址(RA1、RA2、RA3)和列地址(CA1、CA2)通过控制电路CONTLOGIC分别被传送给已被激活的内存条BK0的行地址锁存器电路RADLT，被传送给列地址锁存器电路CADLT。该写入工作从最初输入的列地址开始。

行地址(RA1、RA2、RA3)被从行地址锁存器电路RADLT传送给行解码器ROWDEC，并利用行解码器ROWDEC选择与行地址(RA1、RA2、RA3)对应的字线WLn。

接着，列地址(CA1、CA2)被从列地址锁存器电路CADLT传送给列解码器COLDEC并被解读。

来自列解码器COLDEC的解读结果被输入给各存储器阵列(ARY0-m)的位线选择电路BSW0-m，按照每个存储器阵列选择一条位线BL，并经由数据线DT0-m与写入(写)驱动器WDR0-m连接。

写入驱动器WDR0-m是经由数据线DT0-m利用图1的电流脉冲，用于时选择的存储单元cel成为低电阻状态或高电阻状态的电流提供电路。

在使存储单元cel成为高电阻状态即写入存储信息“0”的情况下，将经由数据线DT0-n施加的存储单元电流Icell控制为在复位工作中必要的值Ireset。

在使存储单元cel成为低电阻状态即写入存储信息“1”的情况下，将经由数据线DT0-n施加的存储单元电流Icell控制为在置位工作中必要的值Iset。

由于在一个内存条之中，存在m×8个写入驱动器WDR，所以在一个存储体中，能同时写入m字节的存储单元cel。

接着，把成为高电平的地址·锁存器使能信号ALE驱动为低电平，与写入使能信号WEB的上升沿同步，存储信息DI(1)～DI(M)经由输入输出线I/Ox(x＝0～7)，向数据缓存区DBUF0依次输入1字节的数据。

每次向数据缓存区DBUF0输入n字节的数据时，通过n×8个写入驱动器WDR，写入n字节的数据。以下，示出该工作。

首先，说明最初的n字节数据的写入工作。

在向数据缓存区DBUF0输入了在最初的n字节的数据中的最初的1字节的数据时，通过写入驱动器WDR，使利用列地址{CA1、CA2}选择的最初的n字节的存储单元变成低电阻状态(擦除：ERS0)。接着，在向数据缓存区DBUF0输入了全部最初的n字节的数据时，利用写入驱动器WDR仅写入数据缓存区DBUF0上所保持的数据中的“0”数据，并使存储单元变成高电阻状态(程序：PROG1)。由此，进行最初的n字节的数据写入。

接着，说明第二个n字节数据的写入工作。

在向数据缓存区DBUF0输入第二个n字节的数据中的最初的1字节的数据时，通过写入驱动器WDR，使利用列地址{{CA1、CA2}+(n)}选择的第二个n字节的存储单元变成低电阻状态(擦除：ERS0)。接着，在向数据缓存区DBUF0输入了全部第二个n字节的数据时，利用写入驱动器WDR仅写入数据缓存区DBUF0上所保持的数据中的“1”数据，并使存储单元变成高电阻状态(程序：PROG1)。由此，进行第二个n字节的数据写入。

第三个n字节的数据写入工作也与上述工作同样地进行，那时的列地址变为{{CA1、CA2}+(2n)}。

这样，利用在开始列地址{CA1、CA2}依次加上了n的倍数的列地址，向选择的n字节的存储单元cel执行擦除(ERS0)与程序(PROG1)。

在写入M字节的数据时，擦除(ERS0)与程序(PROG1)产生M/n次。

另外，在用写入指令W10指定了数据缓存区DBUF1的情况下，经由输入输出线I/Ox(x＝0～7)输入到数据缓存区DBUF1中，数据缓存区DBUF1所保持的数据被写入存储单元cel。

如上所述，非易失性存储装置NVM1x(x＝0～7)在写入M字节的数据时，只进行请求的M字节数据尺寸的擦除(ERS0)与程序(PROG1)工作。

也就是说，由于擦除(ERS0)的数据尺寸与程序(PROG1)的数据尺寸相等，无需擦除(ERS0)额外的地址的数据，所以能实现高速的写入。

并且，在该写入工作中，不进行重写，而使成为对象的存储单元cel暂时变成擦除状态，从而能谋求存储单元电阻值的均等化，能实现稳定的写入或读出工作。

[从非易失性存储装置的读出工作]

图7示出了经由数据缓存区DBUF0从非易失性存储装置NVM1x(x＝0～7)读出指定数据尺寸的数据时的读出工作的例子。

把成为低电平的指令·锁存器使能信号CLE驱动为高电平，把成为高电平的芯片使能信号CEB和地址·锁存器使能信号ALE驱动为低电平。

接着，若经由输入输出线I/Ox(x＝0～7)输入读出指令RD4，则利用写入使能信号WEB的上升沿，第一扇区读出指令RD4被输入地址·指令接口电路ADCMDIF，并被解读。

其次，分别把成为高电平的指令·锁存器使能信号CLE驱动为低电平，把成为低电平的地址·锁存器使能信号ALE驱动为高电平，分成2次(CA1、CA2)按顺序输入列地址，分成3次(RA1、RA2、RA3)按顺序输入行地址。利用写入使能信号WEB的上升沿，这些地址被输入到地址·指令接口电路ADCMDIF，并被解读。

接着，把成为低电平的指令·锁存器使能信号CLE驱动为高电平，把成为高电平的芯片使能信号CEB和地址·锁存器使能信号ALE驱动为低电平。

接着，若经由输入输出线I/Ox(x＝0～7)输入第二扇区数据读出指令RD41，则利用写入使能信号WEB的上升沿，第二读出指令RD41被输入到地址·指令接口电路ADCMDIF，并被解读。

在指令RD4和RD41中，包含有指定数据缓存区DBUF0或者DBUF1的信息，在图7的例子中，指定数据缓存区DBUF0。

由地址·指令接口电路ADCMDIF解读地址、指令RD4和指令RD41的结果是，若向控制电路CONTLOGIC传送对内存条BK0的读出命令，则为了从内存条BK0读出数据，控制电路CONTLOGIC激活内存条BK0。

向地址·指令接口电路ADCMDIF输入的行地址(RA1、RA2、RA3)和列地址(CA1、CA2)通过控制电路CONTLOGIC分别被传送给已被激活的内存条BK0的行地址锁存器电路RADLT，被传送给列地址锁存器电路CADLT。

行地址(RA1、RA2、RA3)被从行地址锁存器电路RADLT传送给解码器ROWDEC，并利用解码器ROWDEC选择与行地址(RA1、RA2、RA3)对应的字线WLi。

来自列解码器COLDEC的解读结果被输入给各存储器阵列(ARY0-m)的位线选择电路BSW0-m，按照每个存储器阵列选择一条位线BLi，并经由数据线DT0-m与读出放大器SA0-m连接。由此，由于按照每个存储器阵列(ARY0-m)选择1位的存储器单元cel，在一个内存条中，同时选择合计(m+1)位的存储单元cel(从第0位到第m位)。

电流从按照存储器阵列选择的存储单元cel(从第0位到第m位)，经过数据线流动到分别设在存储器阵列上的读出放大器SA0-m，并测量这时的电压，并通过与参考电压相比较，检测向存储单元cel记录的数据的m+1位数据Dnbyte。也就是说，利用列地址{CA1、CA2}从存储单元cel同时检测选择的最初n字节(＝(m+1)/8)的数据Dnbyte。

例如，存储器阵列ARY0的字线WLn与位线BL0上的存储单元cel存储有信息“1”而处于低电阻状态的情况下，位线BL0和数据线DT0被充电，其电压被传送到读出放大器SA，并检测出数据“1”。另一方面，存储器阵列ARY1的字线WLn与位线BL0上的存储单元cel存储有信息“0”而处于高电阻状态的情况下，位线BL0和数据线DT1被大致保持为接地电压VSS，其电压被传送到读出放大器SA，并检测出数据“0”。

检测出的第一个n字节(＝(m+1)/8)的数据Dnbyte经由数据选择电路DSW1传送到利用指令RD4和RD41指定的数据缓存区DBUF0。

利用列地址{{CA1、CA2}+(n)}选择下一个n字节数据，并传送给数据缓存区DBUF0。这样，利用在开始列地址{CA1、CA2}依次加上了n的倍数的列地址，从存储单元cel选择的n字节数据依次被传送到数据缓存区DBUF0。在指定的数据尺寸为k*n字节时，产生k次的从存储器单元阵列ARY到数据缓存区DBUF0的数据传送。

在进行从存储单元cel到数据缓存区DBUF0的数据传送期间，高电平的就绪/忙信号RBB变成低电平。在该数据传送结束时，低电平的就绪/忙信号RBB变成高电平。

在输入输出信号IO的信号数为8位(1字节)的情况下，保存到数据缓存区DBUF0的k*n字节的数据与读出使能信号REB的下降沿同步，按照DO(1)～DO(k*n)的顺序从输入输出信号IO输出。例如，指定的数据尺寸是512字节，同时选择的存储单元cel的数据尺寸是16字节，输入输出信号IO的信号数是8位(1字节)的情况下，进行合计32次(＝512/16)的从存储单元cel到数据缓存区DBUF0数据传送，而从数据缓存区DBUF0经由输入输出信号IO输出数据的次数为512次。

另外，在用指令RD4和RD41指定了数据缓存区DBUF1的情况下，同样地，从非易失性存储装置NVM1x(x＝0～7)的存储器阵列中经由数据缓存区DBUF1读出指定数据尺寸(k*n字节)的数据。

这样，在指定了任意数据尺寸的读出工作中，由于能高效地只读出必要大小的数据，能实现高速读出。

[接通电源时的初始顺序]

图8示出了实施例的信息处理系统装置在电源接通时的初始顺序例。图8的(a)是表示利用了保存在控制电路STRCT0内的非易失性存储器NVM0的SSD配置信息SDCFG的情况下在电源接通时的初始顺序的一例。图8的(b)是表示利用了从信息处理装置CPU_CHIP发送的SSD配置信息SDCFG的情况下在电源接通时的初始顺序的一例。

首先，在以下说明在图8的(a)中示出的初始顺序。在T1期间(PwOn)将电源接通到信息处理装置CPU_CHIP、存储器模块NVMSTR0内的非易失性存储装置(NVM10至NVM17)、随机存取存储器RAM、控制电路STRCT0，并在T2期间(RST)进行复位。复位的方法并不特别限定，但可以是用各自的内置电路进行自动复位的方法，也可以是在外部具有复位端子(RSTSIG)，通过复位信号进行复位工作的方法，也可以是通过接口信号HDH_IF从信息处理装置CPU_CHIP向控制电路STRCT0输入复位命令并进行复位的方法。

在T2的复位期间(Reset)中，初始设定信息处理装置CPU_CHIP、控制电路STRCT0、非易失性存储装置(NVM10至NVM17)、随机存取存储器RAM的内部状态。

控制电路STRCT0初始化保存在随机存取存储器RAM中的地址范围图ADMAP、地址转换表LPTBL、物理段表PSEGTBL1、物理段表PSEGTBL2、以及物理地址表PADTB，并进一步初始化非易失性存储装置和写入物理地址表NXPADTBL。

在T2期间结束后的T3期间(MAP)中，控制电路STRCT0读出保存在非易失性存储器NVM0中的SSD配置信息SDCFG，并传送到寄存器MAPREG中。接着，读出寄存器MAPREG内的SSD配置信息SDCFG，并利用该SSD配置信息SDCFG，生成地址图范围ADMAP，并保存到随机存取存储器RAM中。

并且，如果寄存器MAPREG内的SSD配置信息SDCFG中的逻辑地址区域LRNG信息分为逻辑地址区域LRNG1和LRNG2，控制电路STRCT0识别此信息，并将写入物理地址表NXPADTBL内部切分为逻辑地址区域LRNG1用的写入物理地址表NXPADTBL1、逻辑地址区域LRNG2用的写入物理地址表NXPADTBL2。

虽然不特别限定，写入物理地址表NXPADTBL由第0个条目到第(N-1)个条目的N个条目构成的情况下，可以把从第0个条目到第(N/2-1)个条目这N/2个条目作为写入物理地址表NXPADTBL1，并把从第N/2个条目到第N个条目这剩余的N/2个条目作为写入物理地址表NXPADTBL2。

在T3期间结束后的T4期间(SetUp)中，信息处理装置CPU_CHIP读出保存在控制电路STRCT0内的非易失性存储器NVM0中的程序，并启动信息处理装置CPU_CHIP。在T4期间结束以后的T5期间(Idle)以后，存储器模块NVMSTR0变为空闲状态，成为等待来自信息处理装置CPU_CHIP的请求的状态。

接着，说明在图8的(b)中示出的初始顺序。在T11期间(PwOn)、T21期间(Reset)中，分别进行与图8的(a)的T1期间和T2期间同样的工作。

在T21期间结束后的T31期间(H2D)中，若信息处理装置CPU_CHIP向存储器模块NVMSTR0发送SSD配置信息SDCFG，则控制电路STRCT0将该SSD配置信息SDCFG保存在非易失性存储器NVM0中。

在T31期间结束后的T41期间(MAP)、T51期间(SetUp)、以及T61期间(Idle)中，分别进行与图8的(a)的T3期间、T4期间和T5期间同样的工作。

这样，如图8的(a)所示，如果SSD配置信息SDCFG被预先编程到存储器模块NVMSTR0中，则能在电源接通时高速地执行初始顺序。另外，如图8的(b)所示，通过将SSD配置信息SDCFG从信息处理装置CPU_CHIP编程到存储器模块NVMSTR0中，能在实施方式的信息处理系统装置中构成适当的存储器模块NVMSTR0。

[物理地址表]

图9示出了保存在随机存取存储器RAM中的物理地址表PADTBL。物理地址表PADTBL由物理地址PAD(PAD[31:0])、与该物理地址对应的物理地址的有效标记PVLD、以及擦除次数PERC构成，保存在随机存取存储器RAM中。有效标记PVLD值是1的情况下，表示对应的物理地址PAD有效，而在0的情况下则表示无效。

另外，信息处理电路MANAGER将物理地址PAD为“00000000”～“027FFFFF”作为物理地址区域PRNG1，并将物理地址PAD为“02800000”～“07FFFFFF”作为物理地址区域PRNG2来识别，并管理物理地址表PADTBL。

另外，虽然不特别限定，物理地址PAD(PAD[31:0])由物理段地址SGAD(PAD[31:16])、物理地址PPAD(PAD[15:0])构成。

[物理段表]

图10示出了保存在随机存取存储器RAM中的物理段表PSEGTBL1和PSEGTBL2。图10的(a)示出与无效物理地址有关的物理段表PSEGTBL1，而图10的(b)示出与有效物理地址有关的物理段表PSEGTBL2。

虽然不特别限定，物理地址PAD(PAD[31:0])的高位PAD[31:16]表示物理段地址SGAD。虽然不特别限定，一个物理地址的主数据尺寸为512字节，1段的主数据尺寸集合了65536个物理地址从而成为32M字节。

首先，说明图10的(a)。物理段表PSEGTBL1由物理段地址SGAD(PAD[31:16])、该物理段地址SGAD内的无效物理地址总数TNIPA、在段地址SGAD内的无效物理地址中具有最大擦除次数MXERC的无效物理地址MXIPAD、最大擦除次数MXERC、在段地址SGAD内的无效物理地址中具有最小擦除次数MNERC的无效物理地址MNIPAD、以及最小擦除次数MNERC构成，并保存在随机存取存储器RAM中。

接着，说明图10的(b)。物理段表PSEGTBL2由物理段地址SGAD(PAD[31:16])、该物理段地址SGAD内的有效物理地址总数TNVPAGE、在段地址SGAD内的有效物理地址中具有最大擦除次数MXERC的有效物理地址MXVPAD、最大擦除次数MXERC、在段地址SGAD内的有效物理地址中具有最小擦除次数MNERC的有效物理地址MNVPAD、以及最小擦除次数MNERC构成，并保存在随机存取存储器RAM中。

[写入物理地址表]

图11示出了保存在控制电路STRCT0中的写入物理地址表NXPADTBL。在图11的(a)中，示出了开始使用装置时的初始状态的写入物理地址表NXPADTBL的一例。另外，在图11的(b)中，示出了内容的更新状态的写入物理地址表NXPADTBL的一例。写入物理地址表NXPADTBL是向非易失性存储装置(NVM10至NVM17)写入数据时，确定非易失性存储装置的物理地址PAD的表，并与多个(N)物理地址对应。

物理地址表NXPADTBL由条目编号ENUM、物理地址NXPAD、与该物理地址NXPAD对应的物理地址有效标记NXPVLD、以及擦除次数NXPERC。

控制电路STRCT0识别SSD配置信息SDCFG中的逻辑地址区域LRNG信息分割为逻辑地址区域LRNG1和LRNG2，并将在写入物理地址表NXPADTBL中从条目编号0至(N/2-1)这N/2个作为写入物理地址表NXPADTBL1、将从条目编号(N/2)到N的剩余的N/2个作为写入物理地址表NXPADTBL2来进行管理。另外，对于向逻辑地址区域LRNG1的写入请求，利用写入物理地址表NXPADTBL1，另外，对于向逻辑地址区域LRNG2的写入请求，利用写入物理地址表NXPADTBL2，向非易失性存储装置(NVM10至NVM17)写入数据。

条目编号ENUM表示多个(N)组的NXPAD的N值(0号～N-1号)，该N值表示写入优先度(登记数)。对于向逻辑地址区域LRNG1的写入请求，从写入物理地址表NXPADTBL1中的N值从小到大的顺序为优先来使用，对于向逻辑地址区域LRNG2的写入请求，从写入物理地址表NXPADTBL2中的N值从小到大的顺序为优先来使用。另外，在有效标记NXPVLD的值是0的情况下，意思是成为对象的物理地址为无效，在1的情况下，意思是成为对象的物理地址为有效。

在图11的(a)中，针对N＝32的情况，说明写入物理地址表NXPADTBL的初始设定(例如图8的T1到T3)。

从条目编号ENUM＝0号到(32/2)-1号，依次地设定与逻辑地址区域LRNG1对应的、物理地址区域PRNG1中的从物理地址NXPAD的“00000000”号地址到“0000001E”号地址隔开一个的物理地址NXPAD。

从条目编号ENUM＝(32/2)号到(32-1)号，依次地设定与逻辑地址区域LRNG2对应的、物理地址区域PRNG2中的从物理地址NXPAD的“02800000”号地址到“0280000F”号地址的按顺序的物理地址NXPAD。

而且，与这些物理地址NXPA对应的有效标记NXPVLD和擦除次数NXPERC均设定为0。

在写入物理地址表NXPADTBL为在图11的(a)中示出的状态时，在通过接口信号HDH_IF，从信息处理装置CPU_CHIP向该存储器模块NVMSTR0的逻辑地址区域LRNG1输入了N/2次扇区计数SEC值为1(512字节)的写请求WTREQ的情况下，各个写请求WTREQ所包含的数据在物理地址PAD的“00000000”号地址到“0000001E”号地址隔开一个地被写入非易失性存储装置。

并且，在通过接口信号HDH_IF，从信息处理装置CPU_CHIP向该存储器模块NVMSTR0的逻辑地址区域LRNG2输入了N/2次扇区计数SEC值为1(512字节)的写请求WTREQ的情况下，各个写请求WTREQ所包含的数据在物理地址PAD的“02800000”号地址到“0280000F”号地址按顺序地被写入非易失性存储装置。

另外，列举其他工作例如下。在通过接口信号HDH_IF，从信息处理装置CPU_CHIP向该存储器模块NVMSTR0的逻辑地址区域LRNG1输入了1次扇区计数SEC值为16(8K字节)的写请求WTREQ的情况下，该写请求WTREQ所包含的数据被分解到每个512字节的物理地址PAD，并在物理地址PAD的“00000000”号地址到“0000001E”号地址隔开一个地被写入非易失性存储装置。

在通过接口信号HDH_IF，从信息处理装置CPU_CHIP，向该存储器模块NVMSTR0的逻辑地址区域LRNG2输入了1次扇区计数SEC值为16(8K字节)的写请求WTREQ的情况下，该写请求WTREQ所包含的数据被分解到每个512字节的物理地址PAD，并在物理地址PAD的“02800000”号地址到“0280000F”号地址按顺序地被写入非易失性存储装置。

[地址转换表的初始设定值例和非易失性存储装置的初始设定值例]

在图12的(a)中示出了在电源接通后(时间T0)控制电路STRCT0设定的地址转换表LPTBL的初始设定状态例，在图12的(b)中示出了在电源接通后控制电路STRCT0设定的非易失性存储装置的初始设定状态例。

与地址转换表LPTBL的全部逻辑地址LAD对应的全部物理地址CPAD与物理地址有效标记CVF被初始设定为0。另外，非易失性存储装置的全部数据DATA、全部逻辑地址LAD、以及全部数据有效标记DVF被初始设定为0。

[SSD配置信息]

在图13中示出了保存在STRCT0内的非易失性存储器NVM0中的SSD配置信息SDCFG的一例。在图中，LRNG是逻辑地址区域，表示在扇区单位(512B)的逻辑地址LAD的范围。CAP表示由逻辑地址区域LRNG确定的范围的逻辑数据容量，RELLVL表示可靠性的等级。

逻辑地址区域LRNG1占据以16进制表示的“0000_0000”～“007F_FFFF”的逻辑地址LAD空间，具有4G字节的容量。另外，逻辑地址区域LRNG2占据以16进制表示的“0080_0000”～“037F_FFFF”的逻辑地址空间，具有32G字节的大小。

INTVLDCELL示出了在主数据区域内的存储单元中，允许隔开几个来写入存储单元。如果INTVLDCELL是“1”，意思是相对于存储单元的物理位置，可隔开一个写入，如果INTVLDCELL为“0”，则能隔开0个，即能向物理位置邻接的存储单元写入。

INTVLRCELL示出了在冗余数据区域内的存储单元中，允许隔开几个来写入存储单元。如果INTVLRCELL是“1”，意思是允许隔开一个地向存储单元的写入，如果INTVLRCELL是“0”，意思是允许隔开0个地即全部存储单元的写入。

BODRCELL是用于确定禁止连续写入的存储单元的区域BDR的必要信息。BODRCELL是3的情况下，对于3个字线数的存储单元区域禁止写入。

TESTCELL信息是为了确定用于进行测试的连续存储单元区域TAREA必要的信息。TESTCELL是5的情况下，存储单元区域TAREA的大小为5个位线数的存储单元容量。

MONICELL是用于监视存储单元的电阻值、被写入存储单元的数据值(“1”或者“0”)等的存储单元的数量。MONICELL是1的情况下，将用于进行测试的存储单元区域TAREA内1位的存储单元作为用于监视的存储单元。

存储单元在复位状态时使存储单元的值变为“0”，而在置位状态时使存储单元的值变为“1”的情况下，控制电路STRCT0首先将在接通电源时的初始顺序结束后，将存储单元区域TAREA内的存储单元变为置位状态。即存储单元保持“1”。接着，向由MONICELL指定的用于监视的存储单元(在图16中示出的MONI1和MONI2等)写入数据“0”，即变成复位状态。接着，控制电路STRCT0定期地从该用于监视的存储单元读出数据。控制电路STRCT0检查读出的数据是否为“0”。假如读出的数据不是“0”，则判断与SSD配置信息SDCFG内的MONICELL对应的逻辑地址区域LRNG内的存储单元的可靠性有可能下降。

接着，控制电路STRCT0再次使存储单元区域TAREA内的存储单元变成置位状态，使由MONICELL指定的用于监视的存储单元变成复位状态。并且，控制电路STRCT0再次定期地从该用于监视的存储单元读出数据，检查读出的数据是否为“0”。

控制电路STRCT0也对从用于监视的存储单元读出的数据不是“0”的情况的次数进行计数，通过利用该次数，能把握存储单元的可靠性，能使存储器模块NVMSTR0的可靠度保持在某种固定水平上。

另外，控制电路STRCT0也能在从用于监视的存储单元读出的数据不是“0”的情况下，把表示可靠性下降的可能性的警告信息、以及与SSD配置信息SDCFG内的MONICELL对应的逻辑地址区域LRNG的值发送到信息处理装置CPU_CHIP。

信息处理装置CPU_CHIP利用从控制电路STRCT0接收的逻辑地址区域LRNG的值、警告信息及其接收次数，能把握存储器模块NVMSTR0的可靠度，并使存储器模块NVMSTR0的可靠度保持在一定固定水平上。

这样，设有由MONICELL指定的用于监视的存储单元，通过定期读出该存储单元的数据，由于能把握存储器模块NVMSTR0的可靠度，能以高可靠性工作存储器模块NVMSTR0。

ECCFLG示出了进行ECC(ErrorCorrectingCode：错误检查和订正)时的数据的单位。虽然不特别限定，ECCFLG是0的情况下，表示以512B数据为单位进行ECC，ECCFLG是1的情况下，表示以2048B数据为单位进行ECC，ECCFLG是2的情况下，表示以4096B数据为单位进行ECC，ECCFLG是3的情况下，表示以8192B数据为单位进行ECC，ECCFLG是4的情况下，表示以16384B数据为单位进行ECC，ECCFLG是5的情况下，表示以32B数据为单位进行ECC，ECCFLG是6的情况下，表示以64B数据为单位进行ECC，ECCFLG是7的情况下，表示以128B数据为单位进行ECC，ECCFLG是8的情况下，表示以256B数据为单位进行ECC。

存储装置有硬盘、SSD(固态硬盘)、高速缓存存储器和主存储器等各种存储装置，并且数据读出或写入的单位不同。例如在硬盘或SSD等存储器中，以512B以上的数据单位进行读出或写入。另外，在高速缓存存储器中，其以行大小单位(32B或64B等)在与主存储器之间能进行数据读出或数据写入。这样，即使在数据单位不同的情况下，能利用ECCFLG以不同数据单位进行ECC，能灵活地应对向存储器模块NVMSTR0的请求。

写入方法选择信息WRTFLG示出了写入时的写入方法。虽然不特别限定，示出了在写入方法选择信息WRTFLG是0的情况下以通常方法进行写入，在WRTFLG是1的情况下写入反转数据，在写入方法选择信息WRTFLG是2的情况下，在数据写入之前暂时读出数据，之后写入数据。

TDCL信息是在主数据区域内的存储单元中，用于确定额外设置的存储单元的区域DTMPATREA必要的信息。在TDCL是4的情况下，表示DTMPATREA是属于4个位线数的存储单元区域、4个字线数的存储单元区域中的任一个区域的存储单元的区域。

TRCL信息是在冗余数据区域内的存储单元中，用于确定额外设置的存储单元的区域RTMPATREA必要的信息。在TRCL是4的情况下，表示RTMPATREA是属于4个位线数的存储单元区域、4个字线数的存储单元区域中的任一个区域的存储单元的区域。

由于DTMPATREA和RTMPATREA的存在，能延长存储器模块NVMSTR0的改写寿命。

[写入数据的构成例]

以下说明利用了DTMPATREA的改写方法，但是不言而喻的是也能适用利用了RTMPATREA的改写方法。SSD配置信息SDCFG可编程，能与存储器模块NVMSTR0所要求的功能、性能和可靠性的水平相匹配而灵活地应对。

图14示出了控制电路STRCT0向非易失性存储装置(NVM10至NVM17中)写入的数据PAGEDATA的构成。虽然不特别限定，数据PAGEDATA由主数据DArea(512字节)和冗余数据RArea(16字节)构成。在冗余数据RArea中，包含数据反转标记INVFLG、写入标记WRITFLG、ECC标记ECCFLG、ECC码ECC、状态信息STATE、可靠性程度信息RELIABLE、损坏块信息BADBLK、监视单元信息MONITOR以及预备区域RSV。

数据反转标记INVFLG表示控制电路STRCT0向非易失性存储装置(NVM10至NVM17中)写入的主数据DArea是否是使原来的写入数据的各位反转的数据。当数据反转标记INVFLG中被写入0的情况下，示出不使原来的主数据的各位反转地被写入了数据，被写入1的情况下，示出使原来的主数据的各位反转的数据被写入。

WRITFLG示出了控制电路STRCT0向非易失性存储装置(NVM10至NVM17中)写入主数据DArea时执行的写入方法。虽然不特别限定，在向WRITFLG写入了0的情况下，表示主数据DArea以通常方法被写入，在向WRTFLG写入了1的情况下，示出使原来的主数据的各位反转的数据被写入。在向WRTFLG写入了2的情况下，表示在数据写入之前暂时读出数据，之后，仅写入改写所必要的某些数据。

ECCFLG示出了控制电路STRCT0向非易失性存储装置(NVM10至NVM17中)写入主数据DArea时，相对于何种程度的主数据DArea的大小生成了ECC码。虽然不特别限定，在ECCFLG写入了0的情况下，表示相对于512字节的数据尺寸生成了码，在ECCFLG写入了1的情况下，表示相对于1024字节的数据尺寸生成了码。在ECCFLG写入了2的情况下，表示相对于2048字节的数据尺寸生成了码，在ECCFLG写入了3的情况下，表示相对于32字节的数据尺寸生成了码。

ECC码ECC是用于检测主数据DArea的错误并进行修改的必要数据。在控制电路STRCT0向非易失性存储装置(NVM10至NVM17中)写入主数据DArea时，利用控制电路STRCT0与主数据DArea对应，ECC被生成，并被写入冗余数据RArea。

状态信息STATE表示向非易失性存储装置(NVM10至NVM17中)写入的主数据DArea处于有效状态、无效状态还是擦除状态。虽然不特别限定，在向状态信息STATE写入了0的情况下，表示主数据DArea为无效状态，在向状态信息STATE写入了1的情况下，表示主数据DArea为有效状态，在向状态信息STATE写入了3的情况下，表示主数据DArea为擦除状态。

可靠性程度信息RELIABLE表示向非易失性存储装置(NVM10至NVM17中)写入的主数据DArea的可靠性程度。虽然不特别限定，可靠性程度信息RELIABLE的数值越高，表示主数据DArea的可靠性程度越高。在向可靠性程度信息RELIABLE写入0的情况下，表示主数据DArea的可靠性程度为“普通”，在向可靠性程度信息RELIABLE写入1的情况下，表示主数据DArea的可靠性程度为“高可靠性”。在向可靠性程度信息RELIABLE写入2的情况下，表示主数据DArea的可靠性程度为“更高可靠性”。

监视单元信息MONITOR表示在向非易失性存储装置(NVM10至NVM17中)写入的主数据DArea中是否包含监视单元。在监视单元信息MONITOR写入了0的情况下，表示在主数据DArea中不包含监视单元，在写入了1的情况下，表示在主数据DArea中包含监视单元。

损坏块信息BADBLK表示向非易失性存储装置(NVM10至NVM17中)写入的主数据DArea是否能利用。虽然不特别限定，在向损坏块信息BADBLK写入了0的情况下，表示主数据DArea能利用，在写入了1的情况下，表示主数据DArea不能利用。在利用ECC能进行错误订正的情况下，损坏块信息BADBLK变成0，在不能进行错误订正的情况下，损坏块信息BADBLK变成1。

预备区域RSV作为控制电路STRCT0能自由定义的区域存在。

[能写入的存储单元的配置例]

图15表示控制电路STRCT0利用在图13的(a)中示出的SSD配置信息，生成并保存到随机存取存储器RAM的地址图范围ADMAP的一例。另外，图16表示控制电路STRCT0利用在图13的(a)中示出的SSD配置信息和在图15中示出的地址图范围ADMAP确定的作为数据写入对象的非易失性存储装置内的一个存储单元阵列ARY的能写入的存储单元的配置例。在图16中，字线WL0～WLi和位线BL0～BLj和交叉点表示存储单元。另外，在图16中，表示物理地址区域PRNG1内的字线WL0～WLm内的第偶数号字线WLn(n＝偶数)与位线BL0～BLj内的第偶数号位线BLm(m＝偶数)的交叉点◎示出能进行数据写入的第一允许写入存储单元。表示字线WL0～WLm内的第偶数号字线WLn(n＝偶数)与位线BL0～BLj内的第奇数号位线BLm(m＝奇数)的交叉点○示出能进行数据写入的第二允许写入存储单元。表示字线WL0～WLm内的第奇数号字线WLn(n＝奇数)与位线BL0～BLj内的第偶数号位线BLm(m＝偶数)的交叉点○示出能进行数据写入的第三允许写入存储单元。表示字线WL0～WLm内的第奇数号字线WLn(n＝奇数)与位线BL0～BLj内的第奇数号位线BLm(m＝奇数)的交叉点○示出能进行数据写入的第四允许写入存储单元。另外，以粗线表示的□表示监视用的存储单元。另外，表示物理地址区域PRNG2内的字线WLm+4～WLi与位线BL0～BLj的交叉点的◎示出进行数据写入的第一允许写入存储单元。

图16的禁止写入区域BDR是从字线WLm+1连接到WLm+3的存储单元区域，包含3×位线数(BLj+1)的存储单元。利用控制电路STRCT0用SSD配置信息的BODRCELL信息值“3”生成的地址图范围ADMAP信息，确定该禁止写入区域BDR。

禁止写入区域BDR是用于进行物理地址区域PRNG1与PRNG2的分离，并进一步减小在数据写入时存储单元受到的焦耳热的热历史的影响的区域，由图13的SSD配置信息SDCFG中的BODRCELL的值确定。

另外，图16的测试区域TAREA表示从位线BLn+1连接到BLn+5的存储单元区域，包含5×字线数(WLi+1)的存储单元。

利用控制电路STRCT0用SSD配置信息的TESTCEL信息值“5”生成的地址图范围ADMAP信息，确定测试区域TAREA。在测试区域TAREA中，存在两个监视用的存储单元MONI1和MONI2。

图15的LAD是从信息处理装置CPU_CHIP输入到存储器模块NVMSTR0的以512字节数据为单位的逻辑地址。另外，PAD是物理地址，是从控制电路STRCT0输入到非易失性存储装置(NVM10至NVM17)的地址。在该实施方式例的情况下，PAD以512字节的主数据DArea和16字节冗余数据RArea之和作为单位的物理地址来提供。控制电路STRCT0电路将逻辑地址LAD转换成物理地址PAD，并非易失性存储装置(NVM10至NVM17)写入数据。

与逻辑地址区域LRNG1对应的物理地址区域PRNG1具有以16进制表示的“0000_0000”～“027F_FFFF”的物理地址PAD空间。在与该物理地址区域PRNG1对应的物理地址PAD空间内存在的全部存储单元的容量为：主数据DArea是20G字节，冗余数据RArea是640M字节。

虽然不特别限定，从高位的位开始，物理地址PAD由存储体地址BKAD、行地址ROWAD(字线WL地址)、列地址COLAD、以及芯片地址CHIPAD构成。

从高位的位开始，与物理地址区域PRNG1的物理地址PAD对应的非易失性存储装置的地址由存储体地址BKAD3～BKAD0、行地址ROWADm～ROWAD0(字线WLm～WL0)、列地址COLADi～COLADn+6(位线BLi～BLn+6)和列地址COLADi～COLADn(位线BLn～BL0)、芯片地址CHIPAD7至CHIPAD0构成。

与逻辑地址区域LRNG2对应的物理地址区域PRNG2具有以16进制表示的“0280_0000”～“07FF_FFFF”的物理地址PAD空间。在与该物理地址区域PRNG2对应的物理地址PAD空间内存在的全部存储单元的容量为：主数据DArea是44G字节，冗余数据RArea是1384M字节。

从高位的位开始，与物理地址区域PRNG2的物理地址PAD对应的非易失性存储装置的地址由存储体地址BKAD3～BKAD0、行地址ROWADi～ROWADm+4(字线WLi～WLm+4)、列地址COLADi～COLADn+6(位线BLi～BLn+6)和列地址COLADi～COLADn(位线BLn～BL0)、芯片地址CHIPAD7至CHIPAD0构成。

在图16中，根据图13的(a)的SSD配置信息SDCFG和图15的地址图范围ADMAP的、与物理地址区域PRNG1和物理地址区域PRNG2对应的存储单元的配置揭示如下。在图16中，在物理地址区域PRNG1中，对应有从字线WL0连接到WLm的存储单元内的、除去了由测试区域TAREA确定的存储单元(位线BLn+1至BLn+5)的存储单元区域。

另外，由于在SSD配置信息中逻辑地址区域LRNG1的INTVLDCELL信息是1(图13)，对于与逻辑地址区域LRNG1对应的物理地址区域PRNG1内的存储单元，被允许隔开一个地写入。

更具体地说，在字线WL0至WLm中，向位于隔开一个地选择的字线与在位线BL0～BLn和BLn+6～BLj中隔开一个地选择的位线的交叉点的存储单元◎进行写入。

另外，向物理地址区域PRNG1的写入方法的一例揭示如下。首先，对于物理地址区域PRNG1的以◎表示的第一允许写入存储单元进行写入。

接着，在向第一允许写入存储单元的写入次数接近其上限值的情况下，从第一允许写入存储单元向第二允许写入存储单元进行写入。接着，在向第二允许写入存储单元的写入次数接近其上限值的情况下，从第二允许写入存储单元向第三允许写入存储单元进行写入。接着，在向第三允许写入存储单元的写入次数接近其上限值的情况下，从第三允许写入存储单元向第四允许写入存储单元进行写入。

通过这样进行控制写入，能对于物理地址区域PRNG1内的全部存储单元隔开一个写入数据。因此，能减小在数据写入时存储单元受到的焦耳热的热历史的影响，并实现高可靠性化。另外，能进行写入直到物理地址区域PRNG1内的全部存储单元的总写入次数，能实现长寿命化。

在图17中，示出了在用图16说明的向物理地址区域PRNG1的写入方法中，在物理地址区域PRNG1内的第一允许写入存储单元中，在写入了数据时的非易失性存储装置内的存储单元阵列ARY的一例。●表示写入了数据的存储单元。如该图所示，在物理地址区域PRNG1内的字线WL0至WLm中，向位于隔开一个地选择的字线与在位线BL0～BLn和BLn+6～BLj中隔开一个地选择的位线的交叉点的存储单元进行了写入。

在图16的情况下，在物理地址区域PRNG2中，对应有从字线WLm+4连接到WLi的存储单元内的、除去了由测试区域TAREA确定的存储单元(位线BLn+1至BLn+5)的存储单元区域。

另外，由于在SSD配置信息中逻辑地址区域LRNG2的INTVLDCELL信息是0，与逻辑地址区域LRNG2对应的物理地址区域PRNG2内的所有存储单元被允许写入。

因此，对于物理地址区域PRNG2的以◎表示的第一允许写入存储单元进行写入。更具体地说，向位于选择的字线WLm+4至WLi与选择的位线BL0～BLn和BLn+6～BLj的交叉点的存储单元进行写入。

与物理地址区域PRNG2对应的物理地址PAD空间内存在的全部存储单元的容量有44G字节+1384M字节。

在图18中，示出了在用图16说明的向物理地址区域PRNG2的写入方法中，在物理地址区域PRNG2内的第一允许写入存储单元中写入了“1”的位数据时的非易失性存储装置内的存储单元阵列ARY的一例。

●表示写入了数据的存储单元。

如该图所示，进行了向物理地址区域PRNG2内的全部存储单元的写入。

如上所述，对物理地址区域PRNG1的存储单元给与隔开一个地写入许可，通过写入数据，能减小在对物理地址区域PRNG1数据写入时存储单元受到的焦耳热的热历史的影响，能提供高可靠性、长寿命的存储器模块NVMSTR0。

另外，若将在图13中示出的SSD配置信息SDCFG内的INTVLDCELL的值设定为2，则给与对存储单元隔开2个地写入的许可，能写入数据。该情况下，与隔开1个的情况相比，能进一步减小在数据写入时存储单元受到的焦耳热的热历史的影响，能提供高可靠性、长寿命的存储器模块NVMSTR0。

如上所述，SSD配置信息SDCFG可编程，能与存储器模块NVMSTR0所要求的可靠性的水平相匹配而灵活地应对。

[写入动作]

图19表示写入请求WREQ01从信息处理装置CPU_CHIP输入到存储器模块NVMSTR0时，存储器模块NVMSTR0进行的数据写入工作的一例。虽然不特别限定，信息处理电路MANAGER使一个物理地址按照每个512字节的主数据DArea和16字节的冗余数据RArea的大小对应，并向非易失性存储装置(NVM10至NVM17中)进行写入。

若从信息处理装置CPU_CHIP向控制电路STRCT0输入包含逻辑地址值LAD0、数据写入命令WRT、扇区计数值SEC1、以及512字节的写入数据WDATA0的写请求WTREQ01，则接口电路HOST_IF取出埋入写请求WTREQ01的时钟信息，并将串行数据化的写请求WTREQ01转换成并行数据，传送给缓存区装置BUF0和信息处理电路MANAGER(步骤1)。

接着，信息处理电路MANAGER解读逻辑地址值LAD0、数据写入命令WRT和扇区计数SEC1，并检索随机存取存储器RAM内的地址转换表LPTBL，读出保存在地址LAD的0号地址中的现在的物理地址值CPAD0、以及与该物理地址值CPAD0对应的有效标记CVF值。并且，信息处理电路MANAGER从随机存取存储器RAM内的物理表PADTBL检索地址转换表LPTBL，并读出与读出的物理地址值CPAD0对应的擦除次数值PERC500和有效标记PVLD值(步骤2)。

接着，信息处理电路MANAGER利用保存在随机存取存储器RAM的地址图范围ADMAP，判断从信息处理装置CPU_CHIP输入到控制电路STRCT0的逻辑地址值LAD0是逻辑地址区域LRNG1内的逻辑地址值，或是逻辑地址区域LRNG2内的逻辑地址值。

在逻辑地址值LAD0是逻辑地址区域LRNG1内的逻辑地址值的情况下，从图11示出的写入物理地址表NXPADTBL1，另外，在逻辑地址值LAD0是逻辑地址区域LRNG2内的逻辑地址值的情况下，从写入物理地址表NXPADTBL2按照写入优先度从高到低的顺序，读出由扇区计数值SEC1指定的个数的、在该情况下为1个写入物理地址NXPAD100、与这次的写入物理地址NXPAD100对应的有效标记NXPVLD值、以及擦除次数值NXPERC(步骤3)。

接着，在现在的物理地址值CPAD0与下一个写入物理地址NXPAD100相等的情况下，信息处理电路MANAGER执行步骤5，而在不同的情况下执行步骤8。

在步骤5中，信息处理电路MANAGER向非易失性存储装置(NVM10至NVM17中)的地址NXPAD的100号地址写入数据WDATA0、与物理地址NXPAD100对应的逻辑地址值LAD0、以及有效标记DVF值1。

在步骤6中，信息处理电路MANAGER向地址转换表LPTBL中的地址LAD的0号地址写入与逻辑地址值LAD0对应的物理地址值NXPAD100和有效标记CVF值1。

在步骤8中，信息处理电路MANAGER判断从物理表PADTBL读出的物理地址值CPAD0对应的有效标记CPVLD值是否为0。

在有效标记CPVLD值是0的情况下，表示与逻辑地址LAD0对应的非易失性存储装置(NVM10至NVM17中)的物理地址CPAD0无效，其表示与逻辑地址LAD0对应的物理地址不存在新的NXPAD100。在该步骤8后，信息处理电路MANAGER执行步骤5。

与此相对，在有效标记CPVLD值是1的情况下，表示与逻辑地址LAD0对应的物理地址CPAD0仍然有效。在该情况下，信息处理电路MANAGER执行步骤9。

在步骤9中，信息处理电路MANAGER为了在与逻辑地址LAD0对应的新的物理地址NXPAD100中写入数据WDATA0，将地址转换表LPTBL内的与物理地址CPAD0对应的有效标记CVF值变更为0，并且，使物理地址表PADTBL内的与物理地址CPAD0对应的物理地址的有效标记PVLD变为0。

在步骤9中使与逻辑地址LAD0对应的物理地址CPAD0无效后，信息处理电路MANAGER执行步骤5。

在接下去的步骤7中，信息处理电路MANAGER使与物理地址NXPAD100对应的擦除次数值NXPERC增加1的新的擦除次数值NXPERC生成，将保存在随机存取存储器RAM中的物理地址表PADTBL内的与物理地址NXPAD100对应的擦除次数PERC改写成该新的擦除次数值NXPERC，并使物理地址的有效标记CPVLD变成1。

在步骤10中，信息处理电路MANAGER判断向保存在写入物理地址表NXPADTBL中的全部物理地址NXPAD的写入是否完成。特别是，向保存在写入物理地址表NXPADTBL中的全部物理地址NXPAD的写入已经完成的情况下进行步骤11，在未完成的情况下等待从信息处理装置CPU_CHIP向存储器模块NVMSTR0的写入请求。

在步骤11中，在对保存在写入物理地址表NXPADTBL中的全部物理地址NXPAD的写入完成时，信息处理电路MANAGER利用物理地址表PADTBL的物理地址的有效标记CPVLD和擦除次数PERC，求出物理段地址SGAD内的无效物理地址总数TNIPA、段地址SGAD内的无效物理地址中具有最大擦除次数MXERC的无效物理地址MXIPAD、最大擦除次数MXERC、段地址SGAD内的无效物理地址中具有最小擦除次数MNERC的无效物理地址MNIPAD、以及最小擦除次数MNERC，并更新物理段表PSEGTBL1。并且，信息处理电路MANAGER求出物理段地址SGAD内的有效物理地址总数TNVPAGE、段地址SGAD内的有效物理地址中具有最大擦除次数MXERC的有效物理地址MXVPAD、最大擦除次数MXERC、段地址SGAD内的有效物理地址中具有最小擦除次数MNERC的有效物理地址MNVPAD、以及最小擦除次数MNERC，并更新物理段表PSEGTBL2。

并且，信息处理电路MANAGER更新物理地址表NXPADTBL。在物理地址表NXPADTBL的更新结束的情况下，等待从信息处理装置CPU_CHIP向存储器模块NVMSTR0的写入请求。虽然示出了控制电路STRCT0装备的写入物理地址表NXPADTBL为一个的情况，如图4所示，在控制电路STRCT0装备多个写入物理地址表NXPADTBL0-3的情况下，信息处理电路MANAGER能独立管理、更新各个写入物理地址表，所以提高了向非易失性存储装置(NVM10至NVM17)的写入数据传送速度。

在图20中，示出了用于将数据写入非易失性存储器、信息处理电路MANAGER需要的写入物理地址表NXPADTBL的更新方法。

如图11所示，信息处理电路MANAGER将在写入物理地址表NXPADTBL中的从条目编号0至(N/2-1)这N/2个作为写入物理地址表NXPADTBL1、将从条目编号(N/2)到N的剩余的N/2个作为写入物理地址表NXPADTBL2来进行管理。

另外，在图15的地址范围图ADMAP中，物理地址PAD“00000000”至“027FFFFF”表示物理地址区域PRNG1，物理地址PAD“02800000”至“07FFFFFF”表示物理地址区域PRNG2。因此，物理地址区域PRNG1的物理段地址SGA的范围从“0000”变成“027F”，物理地址区域PRNG2的物理段地址SGA的范围从“0280”变成“07FF”。

信息处理电路MANAGER对于物理地址区域PRNG1范围内的物理地址PAD利用写入物理地址表NXPADTBL1并对其进行更新，对于物理地址区域PRNG2范围内的物理地址PAD利用写入物理地址表NXPADTBL2并对其更新。

为了更新写入物理地址表NXPADTBL，首先确定物理段地址，接着确定已确定的物理段地址内的物理地址。

如图10所示，随机存取存储器RAM内的物理段表PSEGTBL1中按照每个物理段地址SGA保存有无效状态的物理地址的总数TNIPA、有效状态的物理地址的总数TNVPAGE、无效状态的物理地址CPAD中具有擦除次数的最小值MCPADERC的物理地址MCPAD、以及与物理地址MCPAD对应的最小擦除次数值MCPADERC。

首先，信息处理电路MANAGER从随机存取存储器RAM按照每个物理段地址SGA读出无效状态的物理地址的总数TNIPA、以及这些物理地址MCPAD的最小擦除次数值MCPADERC(步骤21)。

接着，选择从随机存取存储器RAM读出的每个物理段地址SGA的无效状态的物理地址的总数TNIPAGE大于写入物理地址表NXPADTBL的登记数N的物理段地址SGA(步骤22)。并且，比较该每个选择的物理段地址SGA的最小擦除次数值MCPADERC，并求出其最小擦除次数值MCPADERC中的最小值MMCPADERC(步骤23)。

接着，将具有最小值MMCPADERC的物理段地址SGA、物理地址MCPAD确定为用于更新物理地址表NXPADTBL的物理段地址TPAGA、物理地址TMCPAD(步骤24)。

为了使在步骤22选择的物理段地址SGA存在，将物理地址空间的大小设成大于逻辑地址空间的大小，优选至少是能登记写入物理地址表NXPADTBL的地址大小以上。

接着，信息处理电路MANAGER从随机存取存储器RAM读出与物理段地址TSGA内的物理地址TMCPAD对应的擦除次数PERC，并与擦除次数阈值ERCth比较(步骤25)。在擦除次数PERC值为擦除次数阈值ERCth以下的情况下，信息处理电路MANAGER允许向现在的物理地址TMCPAD写入，并进行步骤26。

在擦除次数PERC值大于擦除次数阈值ERCth的情况下，信息处理电路MANAGER禁止向现在的物理地址TMCPAD写入，并进行步骤29。

在步骤29中，信息处理电路MANAGER判断在现在的物理段地址内具有擦除次数阈值ERCth以下的擦除次数的无效状态的物理地址的数量Ninv是否小于写入物理地址表NXPADTBL能登记的地址数量N(Ninv＜N)，并在小于的情况下进行步骤30，而在大于的情况下进行步骤31。

在步骤31中，信息处理电路MANAGER进行现在的物理地址TMCPAD的运算，并生成新物理地址TMCPAD，再次执行步骤25。在图21中出示步骤31的运算方法的一例。在后面说明图21。

在步骤30中，信息处理电路MANAGER生成在擦除次数阈值ERCth上加上某个值α的新擦除次数阈值ERCth，并再次执行步骤25。

在步骤26中，信息处理电路MANAGER向写入物理地址表NXPADTBL登记现在的物理地址TMCPPAD、与该物理地址PPAD对应的有效标记PVLD值和擦除次数PERC值。在写入物理地址表NXPADTBL中，能进行N组的登记，虽然不特别限定，从条目编号ENUM的小编号到大编号的顺序登记。写入物理地址表NXPADTBL的登记组数可由信息处理电路MANAGER任意设定，优选设置成向非易失性存储装置(NVM10至NVM17)的写入速度成为最大。

在接下去的步骤27中，信息处理电路MANAGER检查向写入物理地址表NXPADTBL的全部N组的登记是否已经完成。如果全部N组的登记未完成，则执行步骤29。如果全部N组的登记已经完成，则结束写入物理地址表NXPADTBL的更新(步骤28)。

图22示出了控制电路STRCT0向非易失性存储装置(NVM10至NVM17)写入数据时的地址转换表LPTBL的更新方法和向非易失性存储装置的数据更新方法的一例。

地址转换表LPTBL是用于将从信息处理装置CPU_CHIP向控制电路STRCT0输入的逻辑地址LAD转变成非易失性存储装置的物理地址PAD的表。另外，地址转换表LPTBL由与逻辑地址LAD对应的物理地址CPAD和物理地址有效标记CVF构成。另外，该地址转换表LPTBL保存到随机存取存储器RAM中。

在非易失性存储装置中，保存有与物理地址PAD对应的数据DATA、逻辑地址LAD、以及数据有效标记DVF。

图22的(a)示出了在时间T0后，向逻辑地址区域LRNG1的写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3被从信息处理装置CPU_CHIP输入到控制电路STRCT0，这些写请求的数据表示在被写入非易失性存储装置的物理地址区域PRNG1后的时间T1的地址转换表LPTBL和非易失性存储装置所保存的地址、数据和有效标记。

在写请求WTREQ0中包含逻辑地址LAD值0、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA0。

在写请求WTREQ1中包含逻辑地址LAD值1、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA1。

在写请求WTREQ2中包含逻辑地址LAD值2、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA2。

在写请求WTREQ3中包含逻辑地址LAD值3、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA3。

在写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3输入到控制电路STRCT0时，接口电路HOST_IF将这些写请求传送到缓存区装置BUF0。

接着，信息处理电路MANAGER按顺序读出保存在缓存区装置BUF0的写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3。

接着，由于写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3的逻辑地址LAD值分别为0、1、2和3，信息处理电路MANAGER通过存储器控制装置RAMC从保存在随机存取存储器RAM中的地址转换表LPTBL的逻辑地址LAD的0号地址、1号地址、2号地址和3号地址读出物理地址值CPAD和有效标记CVF值。

最初，如图12所示，由于读出的所有有效标记CVF值为0，在逻辑地址LAD的0号地址、1号地址、2号地址和3号地址中物理地址CPAD未被分配。

接着，信息处理电路MANAGER生成与写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3各自的写入数据DATA0、DATA1、DATA2和DATA3对应的ECC码ECC0、ECC1、ECC2和ECC3，并依据在图14中示出的数据格式，将写入数据DATA0、DATA1、DATA2和DATA3作为主数据DArea0、DArea1、DArea2和DArea3，并生成与这些主数据DArea0、DArea1、DArea2和DArea3对应的冗余数据RArea0、RArea1、RArea2和RArea3。

向非易失性存储装置的写入数据WDATA0由主数据DArea0和冗余数据RArea0构成，写入数据WDATA1由主数据DArea1和冗余数据RArea1构成，写入数据WDATA2由主数据DArea2和冗余数据RArea2构成，写入数据WDATA3由主数据DArea3和冗余数据RArea3构成。

利用信息处理电路MANAGER，写入数据WDATTA0、WDATA1、WDATA2和WDATA3分别被写入非易失性存储装置的一个物理地址。

在冗余数据RArea0、RArea1、RArea2和RArea3中，分别包含ECC码ECC0、ECC1、ECC2和ECC3，并且，共同地包含数据反转标记INVFLG值0、写入标记WRITFLG值0、ECC标记ECCFLG值0、状态信息STATE值1、可靠性程度信息RELIABLE值1、损坏块信息BADBLK值0、监视单元信息MONITOR值0、以及预备区域RSV值0。

接着，信息处理电路MANAGER读出保存在写入物理地址表NXPADTBL1的条目编号ENUM的0号至3号中的物理地址NXPAD值0、2、4、6，并被分配给逻辑地址LAD的0号地址、1号地址、2号地址和3号地址。

并且，信息处理电路MANAGER依据物理地址NXPAD1值0、2、4和6，通过仲裁电路ARB和存储器控制装置(NVCT10至NVCT17)，向非易失性存储装置的物理地址PAD的0号地址写入写请求WTREQ0的数据DATA0所包含的写入数据WDATA0、逻辑地址LAD值0和数据有效标记DVF值1，向物理地址PAD的2号地址写入写请求WTREQ1的数据DATA1所包含的写入数据WDATA1、逻辑地址LAD值1和数据有效标记DVF值1，向物理地址PAD的4号地址写入写请求WTREQ2的数据DATA2所包含的写入数据WDATA2、逻辑地址LAD值2和数据有效标记DVF值1，向物理地址PAD的6号地址写入写请求WTREQ3的数据DATA3所包含的写入数据WDATA3、逻辑地址LAD值3和数据有效标记DVF值1。

最后，信息处理电路MANAGER通过存储器控制装置RAMC，向随机存取存储器RAM中所保存的地址转换表LPTBL的逻辑地址LAD的0号地址写入物理地址NXPAD值0和有效标记CVF值1，向逻辑地址LAD的1号地址写入物理地址NXPAD值2和有效标记CVF值1，向逻辑地址LAD的2号地址写入物理地址NXPAD值4和有效标记CVF值1，向逻辑地址LAD的3号地址写入物理地址NXPAD值6和有效标记CVF值1。

图22的(b)示出了在时间T1后，将写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9从信息处理装置CPU_CHIP输入到控制电路STRCT0，这些写请求的数据表示在被写入非易失性存储装置的物理地址区域PRNG1后的时间T2的地址转换表LPTBL和非易失性存储装置所保存的地址、数据和有效标记。

在写请求WTREQ4中包含逻辑地址LAD值0、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA4。

在写请求WTREQ5中包含逻辑地址LAD值1、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA5。

在写请求WTREQ6中包含逻辑地址LAD值4、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA6。

在写请求WTREQ7中包含逻辑地址LAD值5、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA7。

在写请求WTREQ8中包含逻辑地址LAD值2、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA8。

在写请求WTREQ9中包含逻辑地址LAD值3、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA9。

在写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9输入到控制电路STRCT0时，接口电路HOST_IF将这些写请求传送到缓存区装置BUF0。

接着，信息处理电路MANAGER按顺序读出保存在缓存区装置BUF0的写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9。

接着，信息处理电路MANAGER生成与写请求WTREQ4、WTREQ5、WTREQ6和WTREQ7的写入数据DATA4、DATA5、DATA6和DATA7对应的ECC码ECC4、ECC5、ECC6和ECC7，并依据在图14中示出的数据格式，将写入数据DATA4、DATA5、DATA6和DATA7作为主数据DArea5、DArea5、DArea6和DArea7，并生成与这些主数据DArea4、DArea5、DArea6和DArea7对应的冗余数据RArea4、RArea5、RArea6和RArea7。

向非易失性存储装置的写入数据WDATA4由主数据DArea4和冗余数据RArea4构成，写入数据WDATA5由主数据DArea5和冗余数据RArea5构成，写入数据WDATA6由主数据DArea6和冗余数据RArea6构成，写入数据WDATA7由主数据DArea7和冗余数据RArea7构成。

利用信息处理电路MANAGER，写入数据WDATA4、WDATA5、WDATA6和WDATA7分别被写入非易失性存储装置的一个物理地址。

在冗余数据RArea4、RArea5、RArea6和RArea7中，分别包含ECC码ECC4、ECC5、ECC6和ECC7，并且，共同地包含数据反转标记INVFLG值0、写入方法选择信息WRITFLG值0、ECC标记ECCFLG值0、状态信息STATE值1、可靠性程度信息RELIABLE值1、损坏块信息BADBLK值0、监视单元信息MONITOR值0、以及预备区域RSV值0。

接着，由于写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9的逻辑地址LAD值分别为0、1、4、5、2和3，信息处理电路MANAGER通过存储器控制装置RAMC从保存在随机存取存储器RAM中的地址转换表LPTBL的逻辑地址LAD的0号地址、1号地址、4号地址、5号地址、2号地址和3号地址分别读出物理地址值CPAD和有效标记CVF值。

地址转换表LPTBL的逻辑地址LAD的0号地址的物理地址CPAD值为0，有效标记CVF值为1，为了使已经被写入的物理地址PAD的0号地址的数据变成无效，将物理地址PAD的0号地址的有效标记DVF值设定为0(101→111)。

地址转换表LPTBL的逻辑地址LAD的1号地址的物理地址CPAD值为2，有效标记CVF值为1，为了使已经被写入的物理地址PAD的1号地址的数据变成无效，将物理地址PAD的1号地址的有效标记DVF值设定为0(102→112)。

地址转换表LPTBL的逻辑地址LAD的4号地址的物理地址CPAD值为0，有效标记CVF值为0，可以看出在逻辑地址LAD的4号地址中，物理地址CPAD未被分配。

地址转换表LPTBL的逻辑地址LAD的5号地址的物理地址CPAD值为0，有效标记CVF值为0，可以看出在逻辑地址LAD的5号地址中，物理地址CPAD未被分配。

地址转换表LPTBL的逻辑地址LAD的2号地址的物理地址CPAD值为4，有效标记CVF值为1，为了使已经被写入的物理地址PAD4的号地址的数据变成无效，将物理地址PAD的4号地址的有效标记DVF值设定为0(103→113)。

地址转换表LPTBL的逻辑地址LAD的3号地址的物理地址CPAD值为6，有效标记CVF值为1，为了使已经被写入的物理地址PAD的6号地址的数据变成无效，将物理地址PAD的0号地址的有效标记DVF值设定为0(104→114)。

接着，由于写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9的逻辑地址LAD值分别为0、1、4、5、2和3，信息处理电路MANAGER读出保存在写入物理地址表NXPADTBL1的条目编号ENUM的4号至9号中的物理地址NXPAD值8、10、12、14、16和18，并被分配给逻辑地址LAD的0号地址、1号地址、4号地址、5号地址、2号地址和3号地址。

并且，信息处理电路MANAGER依据物理地址NXPAD值8、10、12、14、16和18，通过仲裁电路ARB和存储器控制装置(NVCT10至NVCT17)，向非易失性存储装置(NVM10-17)的物理地址PAD的8号地址写入写请求WTREQ4的数据DATA4所包含的写入数据WDATA4、逻辑地址LAD值0和数据有效标记DVF值1，向物理地址PAD的10号地址写入写请求WTREQ5的数据DATA5所包含的写入数据WDATA5、逻辑地址LAD值1和数据有效标记DVF值1，向物理地址PAD的12号地址写入写请求WTREQ6的数据DATA6所包含的写入数据WDATA6、逻辑地址LAD值4和数据有效标记DVF值1，向物理地址PAD的14号地址写入写请求WTREQ7的数据DATA7所包含的写入数据WDATA7、逻辑地址LAD值5和数据有效标记DVF值1，向物理地址PAD的16号地址写入写请求WTREQ8的数据DATA8所包含的写入数据WDATA8、逻辑地址LAD值2和数据有效标记DVFLD值1，向物理地址PAD的18号地址写入写请求WTREQ9的数据DATA9所包含的写入数据WDATA9、逻辑地址LAD值3和数据有效标记DVF值1。

图23示出了控制电路STRCT0在非易失性存储装置(NVM10至NVM17)的物理地址区域LRNG2中写入数据时的地址转换表LPTBL的更新方法和向非易失性存储装置的数据更新方法的一例。

地址转换表LPTBL是用于将从信息处理装置CPU_CHIP向控制电路STRCT0输入的逻辑地址LAD转变成非易失性存储装置的物理地址PAD的表。地址转换表LPTBL由与逻辑地址LAD对应的物理地址PAD和物理地址有效标记CVF构成。另外，该地址转换表LPTBL保存在随机存取存储器RAM中。

图23的(a)示出了在时间T0后，将向逻辑地址区域LRNG2的写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3从信息处理装置CPU_CHIP输入到控制电路STRCT0，这些写请求的数据表示在被写入非易失性存储装置的物理地址区域PRNG2后的时间T1的地址转换表LPTBL和非易失性存储装置所保存的地址、数据和有效标记。

在写请求WTREQ0中包含以16进制表示的逻辑地址LAD值“800000”、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA0。

在写请求WTREQ1中包含以16进制表示的逻辑地址LAD值“800001”、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA1。

在写请求WTREQ2中包含以16进制表示的逻辑地址LAD值“800002”、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA2。

在写请求WTREQ3中包含以16进制表示的逻辑地址LAD值“800003”、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA3。

接着，由于写请求WTREQ0、WTREQ1、WTREQ2和WTREQ3的逻辑地址LAD值分别为0、1、2和3，信息处理电路MANAGER从通过存储器控制装置RAMC保存在随机存取存储器RAM中的地址转换表LPTBL的逻辑地址LAD的“800000”号地址、“800001”号地址、“800002”号地址和“800003”号地址读出物理地址值CPAD和有效标记CVF值。

最初，如图12所示，由于读出的所有有效标记CVF值为0，在逻辑地址LAD的“800000”号地址、“800001”号地址、“800002”号地址和“800003”号地址中物理地址CPAD未被分配。

利用信息处理电路MANAGER，写入数据WDATA0、WDATA1、WDATA2和WDATA3分别被写入非易失性存储装置的一个物理地址。

接着，信息处理电路MANAGER读出保存在写入物理地址表NXPADTBL2的条目编号ENUM的16号至19号中的物理地址NXPAD值2800000、2800001、2800002、2800003，并被分配给逻辑地址LAD的“800000”号地址、“800001”号地址、“800002”号地址和“800003”号地址。

并且，信息处理电路MANAGER依据物理地址NXPAD值2800000、2800001、2800002和2800003，通过仲裁电路ARB和存储器控制装置(NVCT10至NVCT17)，向非易失性存储装置的物理地址PAD的“2800000”号地址写入写请求WTREQ0的数据DATA0所包含的写入数据WDATA0、逻辑地址LAD值800000和数据有效标记DVF值1，向物理地址PAD的“2800001”号地址写入写请求WTREQ1的数据DATA1所包含的写入数据WDATA1、逻辑地址LAD值800001和数据有效标记DVF值1，向物理地址PAD的“2800002”号地址写入写请求WTREQ2的数据DATA2所包含的写入数据WDATA2、逻辑地址LAD值800002和数据有效标记DVF值1，向物理地址PAD的“2800003”号地址写入写请求WTREQ3的数据DATA3所包含的写入数据WDATA3、逻辑地址LAD值800003和数据有效标记DVF值1。

最后，信息处理电路MANAGER通过存储器控制装置RAMC，向随机存取存储器RAM中所保存的地址转换表LPTBL的逻辑地址LAD的“800000”号地址写入物理地址NXPAD值2800000和有效标记CVF值1，向逻辑地址LAD的“800001”号地址写入物理地址NXPAD值2800001和有效标记CVF值1，向逻辑地址LAD的“800002”号地址写入物理地址NXPAD值2800002和有效标记CVF值1，向逻辑地址LAD的“800003”号地址写入物理地址NXPAD值2800003和有效标记CVF值1。

图23的(b)示出了在时间T1后，写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9被从信息处理装置CPU_CHIP输入到控制电路STRCT0，这些写请求的数据表示在被写入非易失性存储装置的物理地址区域PRNG2后的时间T2的地址转换表LPTBL和非易失性存储装置所保存的地址、数据和有效标记。

在写请求WTREQ4中包含逻辑地址LAD值800000、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA4。在写请求WTREQ5中包含逻辑地址LAD值800001、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA5。在写请求WTREQ6中包含逻辑地址LAD值800004、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA6。在写请求WTREQ7中包含逻辑地址LAD值800005数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA7。在写请求WTREQ8中包含逻辑地址LAD值800002、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA8。在写请求WTREQ8中包含逻辑地址LAD值800003、数据写入命令WRT、扇区计数SEC值1、以及写入数据DATA9。

在写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9被输入到控制电路STRCT0时，接口电路HOST_IF将这些写请求传送到缓存区装置BUF0。

接着，信息处理电路MANAGER生成与写请求WTREQ4、WTREQ5、WTREQ6和WTREQ7的写入数据DATA4、DATA5、DATA6和DATA7对应的ECC码ECC4、ECC5、ECC6和ECC7，并依据在图14中示出的数据格式，将写入数据DATA4、DATA5、DATA6和DAIA7作为主数据DArea5、DArea5、DArea6和DArea7，并生成与这些主数据DArea4、DArea5、DArea6和DArea7对应的冗余数据RArea4、RArea5、RArea6和RArea7。

在冗余数据RArea4、RArea5、RArea6和RArea7中，分别包含ECC码ECC4、ECC5、ECC6和ECC7，并且，共同地包含数据反转标记INVFLG值0、写入标记WRITFLG值0、ECC标记ECCFLG值0、状态信息STATE值1、可靠性程度信息RELIABLE值1、损坏块信息BADBLK值0、监视单元信息MONITOR值0、以及预备区域RSV值0。

接着，由于写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9的逻辑地址LAD值分别为800000、800001、800004、800005、800002和800003，信息处理电路MANAGER从通过存储器控制装置RAMC保存在随机存取存储器RAM中的地址转换表LPTBL的逻辑地址LAD的“800000”号地址、“800001”号地址、“800004”号地址、“800005”号地址、“800002”号地址和“800003”号地址分别读出物理地址值CPAD和有效标记CVF值。

地址转换表LPTBL的逻辑地址LAD的“800000”号地址的物理地址CPAD值为2800000，有效标记CVF值为1，为了使已经被写入的物理地址PAD“800000”号地址的数据变成无效，将物理地址PAD的800000号地址的有效标记DVF值设定为0(201→211)。

地址转换表LPTBL的逻辑地址LAD的“800001”号地址的物理地址CPAD值为2800001，有效标记CVF值为1，为了使已经被写入的物理地址PAD“800001”号地址的数据变成无效，将物理地址PAD的“2800001”号地址的有效标记DVF值设定为0(202→212)。

地址转换表LPTBL的逻辑地址LAD的“800004”号地址的物理地址CPAD值为0，有效标记CVF值为0，可以看出在逻辑地址LAD的“800004”号地址中，物理地址CPAD未被分配。

地址转换表LPTBL的逻辑地址LAD的“800005”号地址的物理地址CPAD值为0，有效标记CVF值为0，可以看出在逻辑地址LAD的“800005”号地址中，物理地址CPAD未被分配。

地址转换表LPTBL的逻辑地址LAD的“800002”号地址的物理地址CPAD值为2800002，有效标记CVF值为1，为了使已经被写入的物理地址PAD“800002”号地址的数据变成无效，将物理地址PAD的“2800002”号地址的有效标记DVF值设定为0(203→213)。

地址转换表LPTBL的逻辑地址LAD的“800003”号地址的物理地址CPAD值为2800003，有效标记CVF值为1，为了使已经被写入的物理地址PAD“2800003”号地址的数据变成无效，将物理地址PAD的“2800003”号地址的有效标记DVF值设定为0(204→214)。

接着，由于写请求WTREQ4、WTREQ5、WTREQ6、WTREQ7、WTREQ8和WTREQ9的逻辑地址LAD值分别为800000、800001、800004、800005、800002和800003，信息处理电路MANAGER读出保存在写入物理地址表NXPADTBL2的条目编号ENUM的20号至25号中的物理地址NXPAD值2800004、2800005、2800006、2800007、2800008和2800009，并被分配给逻辑地址LAD的“800000”号地址、“800001”号地址、“800004”号地址、“800005”号地址、“800002”号地址和“800003”号地址。

并且，信息处理电路MANAGER依据物理地址NXPAD值2800004、2800005、2800006、2800007、2800008和2800009，通过仲裁电路ARB和存储器控制装置(NVCT10至NVCT17)，向非易失性存储装置(NVM10-17)的物理地址PAD的“2800004”号地址写入写请求WTREQ4的数据DATA4所包含的写入数据WDATA4、逻辑地址LAD值800000和数据有效标记DVF值1，向物理地址PAD的“2800005”号地址写入写请求WTREQ5的数据DATA5所包含的写入数据WDATA5、逻辑地址LAD值800001和数据有效标记DVF值1，向物理地址PAD的“2800006”号地址写入写请求WTREQ6的数据DATA6所包含的写入数据WDATA6、逻辑地址LAD值800004和数据有效标记DVF值1，向物理地址PAD的“2800007”号地址写入写请求WTREQ7的数据DATA7所包含的写入数据WDATA7、逻辑地址LAD值800005和数据有效标记DVF值1，向物理地址PAD的“2800008”号地址写入写请求WTREQ8的数据DATA8所包含的写入数据WDATA8、逻辑地址LAD值800002和数据有效标记DVFLD值1，向物理地址PAD的“2800009”号地址写入写请求WTREQ9的数据DATA9所包含的写入数据WDATA9、逻辑地址LAD值800003和数据有效标记DVF值1。

在图24中，示出了信息处理电路MANAGER执行的抑制相变存储器的每个物理地址的数据擦除次数的偏差，并均衡化的另外的方法。

在图19和图20说明的每个物理地址的擦除次数均衡化方法是对于无效状态的物理地址的动态的擦除次数均衡化方法。在该动态的擦除次数均衡化方法中，由于存在无效状态的物理地址的擦除次数与有效状态的物理地址的擦除次数之差变大的情况，在图24中，示出了抑制无效状态的物理地址的擦除次数与有效状态的物理地址的擦除次数的偏差的静态的擦除次数均衡化法。

另外，在图15的地址范围图ADMAP中，物理地址PAD“00000000”至“027FFFFF”表示物理地址区域PRNG1，物理地址PAD“02800000”至“07FFFFFF”表示物理地址区域PRNG2。因此，物理地址区域PRNG1的物理段地址SGA的范围为从“0000”到“027F”，物理地址区域PRNG2的物理段地址SGA的范围为从“0280”到“07FF”。

信息处理电路MANAGER分别在物理地址区域PRNG1和物理地址区域PRNG2的范围内进行在图24中示出的静态的擦除次数均衡化方法。

信息处理电路MANAGER在步骤51进行如下工作。在步骤51中，信息处理电路MANAGER求出在图10中示出的物理段表PSEGTBL1内的与无效物理地址有关的最大擦除次数MXERC中的最大值MXIVERC、与物理段表PSEGTBL2内的与有效物理地址有关的最小擦除次数MNERC中的最小值MNVLERC之差DIFEC(＝MXIVERC-MNVLERC)。

在接下去的步骤52中，信息处理电路MANAGER设定无效状态的物理地址的擦除次数与有效状态的物理地址的擦除次数之差的阈值DERCth，并比较该阈值DERCth与擦除次数差DIFEC。

在擦除次数差DIFEC大于阈值DERCth的情况下，信息处理电路MANAGER执行用于进行擦除次数均衡化的步骤53，在小于阈值DERCth的情况下，执行步骤58。

在步骤58中，信息处理电路MANAGER判断物理段表PSEGTBL1或PSEGTBL2是否被更新，在已被更新的情况下再次执行步骤51求出擦除次数差DIFEC，在任何一个物理段表都没有被更新的情况下，再次执行步骤58。

在步骤53中，信息处理电路MANAGER在物理段表PSEGTBL2内的与有效物理地址有关的最小擦除次数MNERC中，从最小擦除次数开始按顺序地选择M个物理地址SPAD1～M。

在步骤54中，信息处理电路MANAGER在物理段表PSEGTBL1内的与无效物理地址有关的最大擦除次数MXERC中，从最小擦除次数开始按顺序地选择M个物理地址DPAD1～M。

在步骤55中，信息处理电路MANAGER调查被选择的物理地址DPAD1～M是否登记在写入物理地址表NXPADTBL中。假如被选择的物理地址DPAD1～M登记在写入物理地址表NXPADTBL中，则将在步骤59中选择的物理地址DPAD1～M从具有最小值MXNERC的物理地址的候补中排除，再次执行步骤54。假如被选择的物理地址DPAD1～M未登记在写入物理地址表NXPADTBL中，则执行步骤56。

在步骤56中，信息处理电路MANAGER使物理地址SPAD1～M的数据移动到物理地址DPAD1～M。

在步骤57中，信息处理电路MANAGER使物理地址SPAD1～M的数据移动到物理地址DPAD1～M，从而有必要更新的全部表。

在该例中，示出了移动了M个物理地址的数据的例子，但M的值根据目标性能利用信息处理电路MANAGER可编程，若假设写入物理地址表NXPADTBL的登记数为N，则优选设定成1≤M≤N。

[管线写入工作]

图25示出了从信息处理装置CPU_CHIP向存储器模块NVMSTR0连续地产生了写请求的情况下，在存储器模块NVMSTR0内部，管线式地执行数据的写入工作的一例。虽然不特别限定，在控制电路STRCT0的缓存区装置BUF0至3中，分别能保存N×512字节的写入数据。

缓存区传送工作WTBUF0、WTBUF1、WTBUF2和WTBUF3把写请求WTREQ分别传送到缓存区装置BUF0、BUF1、BUF2和BUF3，并且事前准备工作PREOP0、PREOP1、PREOP2和PREOP3指示用于将已被传送到缓存区装置BUF0、BUF1、BUF2和BUF3的写入数据分别写入非易失性存储装置NVM的事前准备工作，数据写入工作WTNVM0、WTNVM1、WTNVM2和WTNVM3指示把保存在缓存区装置BUF0、BUF1、BUF2和BUF3中的写入数据分别写入非易失性存储装置NVM的工作。

由于缓存区传送工作WTBUF0、WTBUF1、WTBUF2和WTBUF3、事前准备工作PREOP0、PREOP1、PREOP2和PREOP3、数据写入工作WTNVM0、WTNVM1、WTNVM2和WTNVM3通过控制电路STRCT0实现了管线式工作，能提高写入速度。

在时间T0至T2期间产生的N次写请求WTREQ(1)-WTREQ(N)在接口电路HOST_IF中首先被传送到缓存区装置BUF0(WTBUF0)。若不能向缓存区装置BUF0保存写入数据，则在时间T2至T4期间产生的N次写请求WTREQ(N+1)-WTREQ(2N)被传送到缓存区装置BUF1(WTBUF1)。

若不能向缓存区装置BUF1保存写入数据，则在时间T4至T6期间产生的N次写请求WTREQ(2N+1)-WTREQ(3N)被传送到缓存区装置BUF2(WTBUF2)。

若不能向缓存区装置BUF2保存写入数据，则在时间T6至T8期间产生的N次写请求WTREQ(3N+1)-WTREQ(4N)被传送到缓存区装置BUF3(WTBUF3)。

信息处理电路MANAGER在时间T1至T3期间，执行用于将保存在缓存区装置BUF0中的写入数据写入非易失性存储装置NVM的事前准备(PREOP0)。信息处理电路MANAGER执行的事前准备(PREOP0)的工作内容如下所示。

(1)利用包含在写请求WTREQ(1)-WTREQ(N)中的逻辑地址LAD值，并从地址转换表LPTBL读出物理地址PAD，根据需要使该物理地址PAD的有效标记DVLD的值为0，使数据无效。

(2)更新地址转换表LPTBL。

(3)利用包含在写请求WTREQ(1)-WTREQ(N)中的逻辑地址LAD值，并从地址转换表LPTBL读出物理地址PAD，根据需要使该物理地址PAD的有效标记DVLD的值为0，使数据无效。

(4)更新地址转换表LPTBL。

(5)读出保存在写入物理地址表NXPADTBL中的物理地址NXPAD，并将该物理地址NXPAD分配给写请求WTREQ(1)-WTREQ(N)所包含的逻辑地址LAD。

(6)更新物理段表PSEGTBL。

(7)更新物理表PADTB。

(8)准备下一次写入，更新写入物理地址表NXPADTBL。

其他的事前准备工作PREOP1、PREOP2、PREOP3也进行与事前准备工作PREOP0同样的工作。

接着，信息处理电路MANAGER在时间T3至T5期间，执行将保存在缓存区装置BUF0中的写入数据写入非易失性存储装置NVM(WTNVM0)。此时，被写入数据的非易失性存储装置NVM的物理地址与在上述(4)的物理地址NXPAD值相等。

其他的数据写入工作WTNVM1、WTNVM2、WTNVM3也执行与数据写入工作WTNVM0同样的工作。

[读出工作]

图26表示读请求RDREQ01被从信息处理装置CPU_CHIP输入到存储器模块NVMSTR0时，存储器模块NVMSTR0进行的数据读出工作的一例。

若包含逻辑地址值LAD0、数据读出命令RD、扇区计数值SEC1的读请求RDREQ01被从信息处理装置CPU_CHIP输入到控制电路STRCT0，则接口电路HOST_IF取出埋入写请求WTREQ01的时钟信息，并将串行数据化的读请求RDREQ01转换成并行数据，传送给缓存区装置BUF0和信息处理电路MANAGER(步骤61)。

接着，信息处理电路MANAGER解读逻辑地址值LAD0、数据读出命令RD和扇区计数SEC1，并读出保存在随机存取存储器RAM内的地址转换表LPTBL内的保存在地址LAD的0号地址中的物理地址值CPAD0、以及与该物理地址值CPAD0对应的有效标记CVF值(步骤62)。接着，检查读出的有效标记CVF值是否是1(步骤63)。

假如有效标记CVF值是0的情况下，表示在逻辑地址LAD的0号地址未被分配物理地址CPAD，并由于不能从非易失性存储装置NVM读出数据，所以信息处理电路MANAGER通过接口电路HOST_IF向信息处理装置CPU_CHIP传送(步骤65)。

假如有效标记CVF值是1的情况下，由于表示在逻辑地址LAD的0号地址中对应有物理地址CPAD的0号地址，所以信息处理电路MANAGER通过仲裁电路ARB和存储器控制装置(NVCT10～NVCT17)，从非易失性存储装置(NVM10～17)的地址CPAD的0号地址读出数据RDATA0。在数据RDATA0中，包含主数据DArea0和冗余数据RArea0，并且在冗余数据RArea0中包含写入方法选择信息WRTFLG和ECC码ECC0(步骤64)。

接着，信息处理电路MANAGER读出保存在非易失性存储器NVM0中的SSD配置信息SDCFG内的逻辑地址区域LRNG、与逻辑地址区域LRNG对应的写入方法选择信息WRTFLG，并调查逻辑地址值LAD0是哪个逻辑地址区域LRNG的逻辑地址，并求出与此对应的写入方法选择信息WRTFLG。并且，检查写入方法选择信息WRTFLG值是否为1(步骤66)。

如果写入方法选择信息WRTFLG值是1，则使主数据DArea0和ECC码ECC0的各位反转，并生成主数据IDArea0和ECC码IECC0(步骤67)。

接着，信息处理电路MANAGER利用ECC码IECC0检查在主数据IDArea0中是否有错误，并如果有错误则进行订正(步骤68)，通过接口电路HOST_IF传送到信息处理装置CPU_CHIP(步骤69)。

如果写入方法选择信息WRTFLG值不是1，则信息处理电路MANAGER利用ECC码ECC0检查在主数据DArea0中是否有错误，并如果有错误则进行订正(步骤68)，通过接口电路HOST_IF传送到信息处理装置CPU_CHIP(步骤69)。

[写入方法]

图27说明利用在图13的(b)中示出的SSD配置信息中的写入方法选择信息WRTFLG选择的写入方法。

在图13的(b)中，逻辑地址区域LRNG1的写入方法选择信息WRTFLG被设定为0，而逻辑地址区域LRNG2的写入方法选择信息WRTFLG被设定为1。

另外，虽然不特别限定，置位状态的存储单元表示位数据“0”，而复位状态的存储单元表示位数据“1”。

若包含逻辑地址值LAD、数据写入命令WRT、扇区计数值SEC1、以及512字节的写入数据DATA0的写请求WTREQ01被通过接口电路HOST_IF从信息处理装置CPU_CHIP输入到信息处理电路MANAGER(步骤71)，则信息处理电路MANAGER利用保存在随机存取存储器RAM的地址图范围ADMAP，判断逻辑地址值LAD是逻辑地址区域LRNG1内的逻辑地址值，或是逻辑地址区域LRNG2内的逻辑地址值，并分别检查逻辑地址区域LRNG1和LRNG2的写入方法选择信息WRTFLG(步骤72)。

如果在写请求WTREQ01中所包含的逻辑地址LAD是逻辑地址区域LRNG1内的逻辑地址LAD，则由于逻辑地址区域LRNG1的写入方法选择信息WRTFLG被设定为0，所以写入数据DATA0和与写入数据DATA0对应的冗余数据RArea0被写入图16的物理地址区域PRNG1内的用◎表示的允许写入存储单元中(步骤76)。

如果在写请求WTREQ01中所包含的逻辑地址LAD是逻辑地址区域LRNG2内的逻辑地址LAD，则由于逻辑地址区域LRNG2的写入方法选择信息WRTFLG被设定为1，执行步骤73至步骤76。

信息处理电路MANAGER在步骤73对512字节(512x8位)的写入数据DATA0中的“0”的位数据和“1”的位数据进行计数(步骤73)，比较“0”的位数据的数量与“1”的位数据的数量(步骤74)。

接着，信息处理电路MANAGER在“1”的位数据的数量大雨“0”的位数据的数量的情况下使写入数据DATA0的各位反转(步骤75)，写入到图16的物理地址区域PRNG2内的以◎表示的允许写入存储单元中(步骤76)。

通过使写入数据DATA0的各位反转，在512字节(512x8位)内，“1”的位数据的数量始终在2048位(＝4096/2)以下。

在向存储单元写入512字节(512x8位)数据时，暂时使512字节(512x8位)的存储单元变成置位状态(利用“0”位数据擦除)，之后，改写必要的存储单元至复位状态(利用“1”位数据写入)。

通过使写入数据的各位反转，写入数据中的位数据“1”的数量变成始终在1/2以下，能使写入数据量减半。

由此，对于图16的物理地址区域PRNG2内的以◎表示的允许写入存储单元，能将“1”的位数据隔开一个地写入，并能减小在数据写入时存储单元受到的焦耳热的热历史的影响，并提供高可靠性、长寿命的SSD。

在图28中，示出了利用在图27说明的写入方法选择信息WRTFLG为1的情况下的写入方法，在物理地址区域PRNG2内的存储单元中写入数据时的非易失性存储装置内的存储单元阵列ARY的实例。

字线WL0～WLi与位线BL0～BLj的交叉点表示存储单元，◎表示能进行允许的数据写入的第一允许写入存储单元。TAREA表示用于进行测试的连续的存储单元区域。另外，□表示监视用的存储单元MONI1和MONI2。

用图27说明的写入方法选择信息WRTFLG为1的情况下的写入方法写入了“1”的位数据用●表示。

如该图所示，对于物理地址区域PRNG2内的以◎表示的允许写入存储单元，通过将“1”的位数据锯齿形地写入，能减小存储单元受到的焦耳热的热历史的影响而不改变实际有效的存储器容量，并提供高可靠性、长寿命的信息处理装置。

另外，在图27说明的写入方法选择信息WRTFLG为2的情况下，数据被从指定区域读出(步骤77)，之后，被以位为单位与写入数据比较(步骤78)，执行只改写发现了不同的有必要改写的数据(步骤79)。

图29示出了在图5中示出的非易失性存储器NVMEM的内存条BK0～BK3分别以三维即立体地重叠成4层时的非易失性存储装置内的存储单元阵列ARY的一例。

虽然不特别限定，内存条BK0被形成在第0层，内存条BK1被形成在第0层的下层作为第一层，内存条BK2被形成在第一层的下层作为第二层，内存条BK3被形成在第二层的下层作为第三层。字线WL0～WLi与位线BL0～BLj的交叉点表示存储单元，●表示写入了数据的存储单元。

第0层的内存条BK0与第一层的内存条BK1形成物理地址区域PRNG1，第二层的内存条BK2与第三层的内存条BK3形成物理地址区域PRNG2。

TAREA0、TAREA1、TAREA2和TAREA3表示用于进行测试的连续的存储单元区域。另外，□表示监视用的存储单元MONI1-0、MONI1-1、MONI2-0和MONI2-1。

在第0层的内存条BK0中，数据被写入到字线WL0～WLi中的第偶数号的字线WLn(n＝偶数)与位线BL0～BLj中的第偶数号的位线BLm(m＝偶数)的交叉点即第一允许写入存储单元，在第一层的内存条BK1中，数据被写入到字线WL0～WLi中的第奇数号的字线WLn(n＝奇数)与位线BL0～BLj中的第偶数号的位线BLm(m＝奇数)的交叉点即第四允许写入存储单元，在第二层的内存条BK2中，数据被写入字线WL0～WLi与位线BL0～BLj的交叉点即第一允许写入存储单元，在第三层的内存条BK3中，数据被写入字线WL0～WLi与位线BL0～BLj的交叉点即第一允许写入存储单元。

这样，通过使非易失性存储器NVMEM的内存条BK0～BK3分别在三维上即立体地重叠，能减小非易失性存储器NVMEM的芯片面积，并实现低成本且大容量的非易失性存储器。

另外，通过在第0层的内存条BK0中向第一允许写入存储单元写入数据，另外在第一层的内存条BK0中向第四允许写入存储单元写入数据，能以层间的写入存储单元不重合的方式写入数据，并能减小存储单元受到的焦耳热的热历史的影响，并提供高可靠性、长寿命的信息处理装置。

图21的(a)示出了物理地址CPAD与非易失性存储器NVM10～17的芯片地址CHIPA[2:0]、各个非易失性存储器芯片(NVM10～17)内的存储地址BK[1:0]、行地址ROW、列地址COL的对应关系。信息处理电路MANAGER进行该地址关联。

行地址ROW的值表示激活的字线WL编号，而列地址COL的值表示激活的位线BL编号。也就是说，在行地址ROW的值是i时，第i号的字线WLi被激活，而在列地址COL的值是j时，第j号的位线BLj被激活。

图21的(b)对更新在图20中说明的用于将数据写入非易失性存储器信息、信息处理电路MANAGER需要的写入物理地址表NXPADTBL时，生成新的物理地址的方法(图20的步骤31)的一例进行说明。

在图13中示出的SSD配置信息SDCFG内的INTVLDCELL的值记作mi。位线BLimax是第imax号的位线BLimax，imax表示位线编号中的最大值。

信息处理电路MANAGER将现在的物理地址CPAD转换成芯片地址CHIPA、存储体地址BK、行地址ROW和列地址COL(步骤42)。

接着，在用转换的行地址ROW的值ci指定的字线编号为WLci、用列地址COL的值cj指定的位线编号是BLcj的情况下，判断位线编号BLcj是否在最大位线编号BLimax与INTVLDCELL值mi之差以上(步骤43)。

如果位线编号BLcj在该差以上则执行步骤44，而如果位线编号BLcj小于该差则执行步骤46。

在步骤44中，计算与新的物理地址对应的字线编号WLnx与位线编号BLnx。以下示出计算方法。

字线编号WLnx＝字线编号WLci+INTVLDCELL值mi+1

最初写入数据的位线编号是0的情况：位线编号BLnx＝0

最初写入数据的位线编号是1的情况：位线编号BLnx＝1

在步骤46中，计算与新的物理地址对应的字线编号WLnx与位线编号BLnx。以下示出计算方法。

字线编号WLnx＝字线编号WLci

位线编号BLnx＝位线编号BLcj+INTVLDCELL值mi+1

在步骤45中，根据字线编号WLnx和位线编号BLnx确定新的物理地址CPADnx。首先，字线编号WLnx成为新的行地址ROWnx，位线编号BLnx成为新的列地址COLnx。

接着，信息处理电路MANAGER依据在图21的(a)中示出的地址关联，根据芯片地址CHIPA、存储体地址BK、行地址ROWnx、以及列地址COLnx求出新的物理地址CPADnx。

图30对利用了在图13的(c)中示出的SSD配置信息中的根据TDCL信息设置的DTMPAREA、以及在图15中示出的地址图范围ADMAP，并向物理地址区域PRNG1内的写入方法进行说明。

首先，说明图30的(a)。在图13的(c)中示出的SSD配置信息中，由于TDCL的值是4，与字线WLi-3至WLi这4条字线连接的存储单元区域、与位线BLj-3至BLj这4条位线连接的存储单元区域中的任一个区域所包含的存储单元区域是DTMPAREA，以虚线围起来的存储单元区域表示该DTMPAREA。

另外，由于在图13的(c)中示出的SSD配置信息中逻辑地址区域LRNG1的INTVLDCELL信息是1，对于与逻辑地址区域LRNG1对应的物理地址区域PRNG1内的存储单元，能隔开一个地写入。字线WL0～WLi和位线BL0～BLj和交叉点表示存储单元。

具体地说，物理地址区域PRNG1内的字线WL0～WLi中的第偶数号字线WLn(n＝偶数)与位线BL0～BLj中的第偶数号位线BLm(m＝偶数)的交叉点示出能进行数据写入的第一允许写入存储单元。字线WL0～WLi中的第偶数号字线WLn(n＝偶数)与位线BL0～BLj中的第奇数号位线BLm(m＝奇数)的交叉点示出能进行数据写入的第二允许写入存储单元。字线WL0～WLi中的第奇数号字线WLn(n＝奇数)与位线BL0～BLj中的第偶数号位线BLm(m＝偶数)的交叉点示出能进行数据写入的第三允许写入存储单元，字线WL0～WLi中的第奇数号字线WLn(n＝奇数)与位线BL0～BLj中的第奇数号位线BLm(m＝奇数)的交叉点示出能进行数据写入的第四允许写入存储单元。

这样，相对于逻辑地址区域LRNG1，物理地址区域PRNG1具有4倍以上的大小情况下，通过设定第一允许写入存储单元至第四允许写入存储单元，对于1个逻辑地址，能分配4个物理地址。

图30的(a)示出了在物理地址区域PRNG1内，在DTMPAREA区域以外的所有第一允许写入存储单元中写入了数据的情况。●表示数据被写入、成为有效的存储单元。

接着，图30的(b)和(c)示出相对于1个逻辑地址，一边将分配的存储单元从第一允许写入存储单元转移到第二允许写入存储单元，一边写入数据的方法。

首先，说明图30的(b)。从图30的(a)所示的状态开始，在发生了向存储单元的、与用字线WL0和位线BL0选择的第一允许写入存储单元W0BL0CEL、以及用字线WL0和位线BL2选择的第一允许写入存储单元W0BL2CEL分别对应的逻辑地址LAD的写入的情况下，不向第一允许写入存储单元W0BL0CEL写入数据，而写入DTMPAREA区域内的用字线WL0、位线BLj-2选择的第二允许写入存储单元W0BLj-2CEL。

同样地，不向第一允许写入存储单元W0BL2CEL写入数据，而写入DTMPAREA区域内的用字线WL0、位线BLj选择的第二允许写入存储单元W0BLjCEL。

图30的(c)示出了重复进行了在图30的(b)中的写入方法后，结果是被写入数据的存储单元从第一允许写入存储单元转移到第二允许写入存储单元的情况。

接着，图31的(a)和(b)中，示出相对于1个逻辑地址，一边将分配的存储单元从第二允许写入存储单元转移到第三允许写入存储单元，一边写入数据的方法。

首先，说明图31的(a)。从图30的(c)所示的状态开始，在发生了向与用字线WL0和位线BL1选择的第二允许写入存储单元W0BL1CEL、以及用字线WL0和位线BL3选择的第二允许写入存储单元W0BL3CEL分别对应的逻辑地址LAD的写入的情况下，不向第二允许写入存储单元W0BL1CEL写入数据，而写入DTMPAREA区域内的用字线WLi-1、位线BL0选择的第三允许写入存储单元Wi-1BL0CEL。同样地，不向第二允许写入存储单元W0BL3CEL写入数据，而写入DTMPAREA区域内的用字线WLi-1、位线BL2选择的第三允许写入存储单元Wi-1BL2CEL。

图31的(b)示出了重复进行了在图31的(a)中的写入方法后，结果是被写入数据的存储单元从第二允许写入存储单元转移到第三允许写入存储单元的情况。

接着，图32的(a)和(b)中，示出相对于1个逻辑地址，一边将分配的存储单元从第三允许写入存储单元转移到第四允许写入存储单元，一边写入数据的方法。

首先，说明图32的(a)。从图31的(b)所示的状态开始，在发生了向与用字线WL1和位线BL0选择的第三允许写入存储单元W1BL0CEL、以及用字线WL1和位线BL2选择的第三允许写入存储单元W1BL2CEL分别对应的逻辑地址LAD的写入的情况下，不向第三允许写入存储单元W1BL0CEL写入数据，而写入DTMPAREA区域内的用字线WL1、位线BLj-2选择的第四允许写入存储单元WL1BLj-2CEL。

同样地，不向上述第三允许写入存储单元WL1BL2CEL写入数据，而写入DTMPAREA区域内的用字线WL1、位线BLj-2选择的第四允许写入存储单元WL1BLjCEL。

图32的(b)示出了重复进行了利用图32的(a)的写入方法后，结果是被写入数据的存储单元从第三允许写入存储单元转移到第四允许写入存储单元的情况。当然，不言而喻的是，也能相对于1个逻辑地址，一边将分配的存储单元从第四允许写入存储单元转移到第一允许写入存储单元，一边写入数据。

如上所述，由于与逻辑地址区域LRNG1对应的存储单元的数量成为逻辑地址区域LRNG1的4倍以上，对于1个逻辑地址能分配多个物理地址，一边向物理地离开一个以上的存储单元写入，一边将作为写入数据的存储单元从第一允许写入存储单元向第二允许写入存储单元、从第二允许写入存储单元向第三允许写入存储单元、从第三允许写入存储单元向第四允许写入存储单元、从第四允许写入存储单元向第一允许写入存储单元按顺序地转移，从而能减小在数据写入时存储单元受到的焦耳热的热历史的影响，并能提供高可靠性的信息处理装置，并且，对于1个逻辑地址LAD按顺序分配多个物理地址CPAD，使对于1个逻辑地址LAD的改写次数的限制值增大，并能提供长寿命的信息处理装置。

图33示出了在图5中示出的非易失性存储器NVMEM的内存条BK0～BK3分别以三维即立体地重叠成4层时的非易失性存储装置内的数据被写入的存储单元的另外一例。

虽然不特别限定，内存条BK0被形成在第0层，内存条BK1被形成在第0层的下层作为第一层，内存条BK2被形成在第一层的下层作为第二层，内存条BK3被形成在第二层的下层作为第三层。字线WL0～WLi与位线BL0～BLj的交叉点表示存储单元，●表示写入了数据的存储单元。图33利用SSD配置信息中的写入方法选择信息WRTFLG是1的情况下的写入方法，物理地、锯齿形地向存储单元写入数据。

另外，第0层的内存条BK0至第三层的内存条BK3形成物理地址区域PRNG2。

在第0层的内存条BK0和第二层的内存条BK2中，数据被写入到字线WL0～WLi中的第偶数号的字线WLn(n＝偶数)与位线BL0～BLj中的第偶数号的位线BLm(m＝偶数)的交叉点即存储单元WLevenBLeven，在第一层的内存条BK1和第三层的内存条BK3中，数据被写入到字线WL0～WLi中的第奇数号的字线WLn(n＝奇数)与位线BL0～BLj中的第奇数号的位线BLm(m＝奇数)的交叉点即存储单元WLoddBLodd。

另外，能以在第0层至第三层的层间写入的存储单元不重叠的方式写入数据。能减小存储单元受到的焦耳热的热历史的影响，并能提供高可靠性、长寿命的信息处理装置。

图34对更新在图20中说明的、用于将数据写入非易失性存储器信息、信息处理电路MANAGER需要的写入物理地址表NXPADTBL时，生成新的物理地址的方法(图20的步骤31)的一例进行说明。

另外，信息处理电路MANAGER进行在图21的(a)中示出的物理地址CPAD与非易失性存储器的各种地址(芯片地址CHIPA、内存条地址BK、行地址ROW、列地址COL)的关联。

并且，利用在图13的(c)中示出的SSD配置信息中的写入方法选择信息WRTFLG是1的情况下的写入方法，物理地、锯齿形地向存储单元写入数据。另外，位线BLimax是第imax号的位线BLimax，imax表示位线编号中的最大值。

信息处理电路MANAGER将现在的物理地址CPAD(步骤81)转换成芯片地址CHIPA、存储体地址BK、行地址ROW和列地址COL(步骤82)。

接着，判断由转换的行地址ROW的值ci指定的字线编号WLci是否是偶数(步骤83)。如果字线编号WLci是偶数则执行步骤84，如果是奇数则执行步骤88。

在步骤84中，在由列地址COL的值cj指定的位线编号是BLcj的情况下，判断位线编号BLcj是否在最大位线编号BLimax与1之差以上。

如果位线编号BLcj在该差以上则执行步骤85，而如果位线编号BLcj小于该差则执行步骤87。

在步骤85和87中，计算与新的物理地址对应的字线编号WLnx与位线编号BLnx。以下示出计算方法。

在步骤85中为：字线编号WLnx＝字线编号WLci+1，位线编号BLnx＝1。在步骤87中为：字线编号WLnx＝字线编号WLci，位线编号BLnx＝BLcj+2。

在步骤88中，在由列地址COL的值cj指定的位线编号是BLcj的情况下，判断位线编号BLcj是否在最大位线编号BLimax以上。

如果位线编号BLcj在该差以上则执行步骤89，而如果位线编号BLcj小于该差则执行步骤90。

在步骤89和90中，计算与新的物理地址对应的字线编号WLnx与位线编号BLnx。以下示出计算方法。

在步骤89中为：字线编号WLnx＝字线编号WLci+1，位线编号BLnx＝0。在步骤90中为：字线编号WLnx＝字线编号WLci，位线编号BLnx＝BLcj+2。

在步骤86中，信息处理电路MANAGER根据字线编号WLnx和位线编号BLnx确定新的物理地址CPADnx。首先，字线编号WLnx成为新的行地址ROWnx，位线编号BLnx成为新的列地址COLnx，接着，信息处理电路MANAGER依据在图21的(a)中示出的地址关联根据芯片地址CHIPA、存储体地址BK、行地址ROWnx、以及列地址COLnx求出新的物理地址CPADnx。

图35对利用了在图13的(c)中示出的SSD配置信息中的根据写入方法选择信息WRTFLG、TDCL信息设置的DTMPAREA、以及在图15中示出的地址图范围ADMAP，并向物理地址区域PRNG2内的写入方法进行说明。

首先，说明图35的(a)。在图13的(c)中示出的SSD配置信息中由于TDCL的值是4，与字线WLi-3至WLi这4条字线连接的存储单元区域、与位线BLj-3至BLj这4条位线连接的存储单元区域中的任一个区域所包含的存储单元区域是DTMPAREA，以虚线围起来的存储单元区域表示该DTMPAREA。

因为在图13的(c)中示出的利用SSD配置信息中的写入方法选择信息WRTFLG是1，所以用在图27中示出的写入方法，数据被锯齿形地写入存储单元。

具体地说，数据被写入物理地址区域PRNG2内的字线WL0～WLi中的第偶数号的字线WLn(n＝偶数)与位线BL0～BLj中的第偶数号的位线BLm(m＝偶数)的交叉点即存储单元WLevenBLevenCEL中，数据被写入字线WL0～WLi中的第奇数号的字线WLn(n＝奇数)与位线BL0～BLj中的第偶数号的位线BLm(m＝偶数)的交叉点即存储单元WLoddBLoddCEL中。●表示数据被写入、成为有效的存储单元。

另外，数据未被写入物理地址区域Prng2内的字线WL0～WLi中的第偶数号的字线WLn(n＝偶数)与位线BL0～BLj中的第奇数号位线BLm(m＝奇数)的交叉点即存储单元WLevenBLoddCEL、以及字线WL0～WLi中的第奇数号的字线WLn(n＝奇数)与位线BL0～BLj中的第偶数号的位线BLm(m＝偶数)的交叉点即存储单元WLoddBLevenCEL。

这样，通过一次写入，实际有效地被写入数据的存储单元数量变成整体的一半，对于1个逻辑地址能分配2个物理地址。

因此，在图35的(b)和(c)中，示出了如下的方法：对于1个逻辑地址，一边将分配存储单元从存储单元WLevenBLevenCEL转移到存储单元WLoddBLevenCEL、从存储单元WLoddBLoddCEL转移到存储单元WLevenBLoddCEL，一边写入数据。

以下说明图35的(b)。从图35的(a)所示的状态开始，在发生了向与用字线WL0和位线BL0选择的存储单元WL0BL0CEL和用字线WL1和位线BL1选择的存储单元WL1BL1CEL分别对应的逻辑地址LAD的写入的情况下，不向存储单元WL0BL0CEL写入数据，而向位于DTMPAREA区域内的由第奇数号的字线WLi-2与位线BL0选择的存储单元WLi-2BL0CEL写入数据。

另外，不向存储单元WL1BL1CEL写入数据，而向位于DTMPAREA区域内的由第偶数号的字线WLi-1与位线BL1选择的存储单元WLi-1BL1CEL写入数据。由此，能将写入数据的存储单元从存储单元WLevenBLevenCEL转移到存储单元WLoddBLevenCEL、从存储单元WLoddBLoddCEL转移到存储单元WLevenBLoddCEL。

图35的(b)示出了重复进行了在图35的(a)中的写入方法后，结果是被写入数据的存储单元从存储单元WLevenBLevenCEL转移到存储单元WLoddBLevenCEL、从存储单元WLoddBLoddCEL转移到存储单元WLevenBLoddCEL。

如上所述，若应用由在图13的(c)中示出的SSD配置信息中的写入方法选择信息WRTFLG值1选择的写入方法，则通过1次写入，实际有效地被写入数据的存储单元数量变成整体的一半。因此，对于1个逻辑地址LAD，能分配2个物理地址PAD，一边向锯齿形地分离的存储单元写入，一边将写入数据的存储单元从存储单元WLevenBLevenCEL转移到存储单元WLoddBLevenCEL、从存储单元WLoddBLoddCEL转移到存储单元WLevenBLoddCEL，从而能减小在数据写入时存储单元受到的焦耳热的热历史的影响，并能提供高可靠性的信息处理装置，并且，对于1个逻辑地址LAD按顺序分配多个物理地址CPAD，使对于1个逻辑地址LAD的改写次数的限制值增大，并能提供长寿命的信息处理装置。

[总结]

利用以上说明的实施方式，能得到的主要的效果如下所述。

第一，利用控制器，能对于相变存储器的存储单元每隔N个地写入，在数据写入时能减小存储单元受到的焦耳热的热历史的影响，能提供高可靠性、长寿命的信息处理装置。

第二，利用控制器，能对于相变存储器的存储单元每隔N个地写入，在数据写入时能减小存储单元受到的焦耳热的热历史的影响，能提供高可靠性、长寿命的信息处理装置。

第三，利用控制器，对于相变存储器的存储单元，能将禁止写入的存储单元物理地连续的区域中，在数据写入时能减小存储单元受到的焦耳热的热历史的影响，能提供高可靠性、长寿命的信息处理装置。

第四，由于SSD配置信息SDCFG可编程，能提供灵活地与信息处理系统装置匹配的高可靠性、长寿命的信息处理装置。

第五，利用控制器通过压缩数据并写入存储单元，能提供包含在数据写入时能减小存储单元受到的焦耳热的热历史的影响、而不改变实际有效的存储器容量的相变存储器的、高可靠性、长寿命的信息处理装置。

第六，利用控制器，通过将来自主机的逻辑地址对应的物理地址分配到序列上，能抑制每个相变存储器的地址的数据擦除次数的偏差，能提供高可靠性、长寿命的信息处理装置。

第七，由于控制器管线式地处理向写请求的缓存区保存、写入事前准备、以及向相变存储器的写入工作，能提供高性能的信息处理装置。

产业上的可利用性

相对于非易失性存储器单元，本发明的半导体器件能物理地每隔N个地写入，能减小在数据写入时存储单元受到的焦耳热的热历史的影响。因此，能适用于要求高可靠性、长寿命的信息处理装置。另外，确定存储器模块构成的SSD配置信息可编程。因此，能根据信息处理装置的用途等灵活地应对半导体器件的存储区域的结构。另外，通过将与逻辑地址对应的物理地址分配到序列上，能抑制每个相变存储器的地址的数据擦除次数的偏差。因此，半导体器件可以应用于请求高可靠性的信息处理装置。并且，由于控制器管线式地处理向写请求的缓存区保存、写入事前准备、以及向相变存储器的写入工作，本发明的半导体器件可以应用于高性能的信息处理装置。

Claims

1.一种半导体器件，具有包含可重写的多个存储单元的非易失性存储装置、以及控制向该非易失性存储装置的存取的控制电路装置，所述半导体器件的特征在于，

上述控制电路装置针对从外部提供的包含第一写入数据和第一地址的第一写入请求和包含第二写入数据和第二地址的第二写入请求，

与从外部提供的第一地址和第二地址双方独立地设定对上述非易失性存储装置的第三地址和第四地址的分配，以使得用于写入上述第一写入数据和第二写入数据的存储单元的物理配置成为至少相对于一个方向每隔N个配置，其中N为正整数，

在向第三地址写入第一写入数据的过程中，确定向上述第二地址分配的上述第四地址。

2.根据权利要求1所述的半导体器件，其特征在于，

上述控制电路装置能对上述N的值进行编程。

3.根据权利要求1所述的半导体器件，其特征在于，

上述控制电路装置将根据上述第一写入数据生成的ECC码和上述第一写入数据写入到利用上述第三地址指定的每隔N个的存储单元。

4.根据权利要求1所述的半导体器件，其特征在于，

上述控制电路装置将根据上述第一写入数据生成的包含数据压缩信息或写入方法选择信息的冗余数据以及上述第一写入数据写入到利用上述第三地址指定的每隔N个的存储单元。

5.根据权利要求1所述的半导体器件，其特征在于，

上述控制电路装置将压缩了上述第一写入数据的第三写入数据写入到由上述第三地址指定的每隔N个的存储单元中，以减少写入到上述非易失性存储装置的位数。

6.根据权利要求5所述的半导体器件，其特征在于，

上述第一写入数据的压缩方法是位反转。

7.根据权利要求1所述的半导体器件，其特征在于，

在上述非易失性存储装置中，设定有由物理地连续的多个存储单元构成的第一物理地址区域和第二物理地址区域，

上述控制电路装置针对上述第一物理地址区域分配上述第三地址，以使得至少相对于一个方向每隔N个写入上述第一写入数据，

针对上述第二物理地址区域，分配上述第三地址以使得至少相对于一个方向每隔M个写入上述第一写入数据，其中N为正整数、M为0或正整数，且M＜N。

8.根据权利要求1所述的半导体器件，其特征在于，

上述非易失性存储装置具有多个内存条的层叠构造，

上述控制电路装置设定成在至少一组邻接的内存条之间使上述第三地址的分配偏移。

9.根据权利要求1所述的半导体器件，其特征在于，

上述控制电路装置以在上述第三地址上连续的方式写入上述第一写入数据。