CN1534762A - 制造半导体器件的方法 - Google Patents

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Abstract

本发明给出半导体器件的制造方法,它能够快速剥离迭压在胶带上的极薄的芯片,而不会产生裂缝或碎片。振动器的头部与迭压了许多通过分离半导体晶片而得到的半导体芯片的胶带的背表面接触。通过施加频率1kHz到100kHz、幅度1μm到50μm的纵向振动,芯片被从胶带上剥离下来。在向胶带施加纵向振动时,对胶带施加水平方向的张力。

Description

制造半导体器件的方法
相关申请的交叉参考
本发明要求2003年3月31日提交的日本专利申请JP2003-097223的优先权,后者的内容在此引入作为参考。
技术领域
本发明涉及半导体器件的制造技术,更特定地涉及能有效应用于下列步骤的技术,其中通过切割将粘在胶带上的半导体晶片分成许多半导体芯片,然后,从胶带上将各半导体芯片剥离下来。
背景技术
最近,为了进行半导体器件的高密度封装,堆叠封装已进入实用化,所谓堆叠封装就是在印刷电路板上三维安装多层半导体芯片。然而,在组装这样的堆叠封装中,使用了这样的半导体芯片(以下简称“芯片”):处理这些芯片以使每个芯片的厚度降低到大约几十个μm。
在印刷电路板上安装如此薄的芯片时,首先,在形成所需集成电路的半导体晶片(以下简称“晶片”)的主表面上迭压保护集成电路的条带。在这种状态下,通过抛光或腐蚀晶片的背表面,晶片的厚度被减小到大约几十个μm。然后,在薄晶片背表面迭压了胶带的状态下进行切割,从而将晶片分成许多芯片。之后,利用推针等将胶带背表面推起,从而从胶带上将芯片一个一个剥离下来。用夹头将剥离下来的芯片拾起并将其传送到印刷电路板进行球焊。
这里,在上述使用极薄芯片的封装组装步骤中,当通过切割而分开的芯片被从胶带上剥离或拾取时,芯片上容易出现裂缝或碎片,这样,必须提供测量以放置这些裂缝或碎片的出现。
日本未审查专利公开Hei 6(1994)-295930公开了一种技术在从胶带上剥离芯片时防止裂缝和碎片的出现。该文献中描述的芯片剥离器件包括:支持面,支持粘合片,粘合片上粘有分成许多芯片的晶片;剥离头,置于支持面之下;剥离针,位于剥离头内,由摩擦粘合片背表面的滑针和推起芯片的推针组成;驱动装置,分别在水平方向和垂直方向移动滑针和推针。
在使用上述芯片剥离器件从粘合片上剥离芯片时,首先,将滑针与粘有要剥离的芯片的部分粘合片的背表面接触,滑针摩擦粘合片表面同时在水平方向往复运动,芯片被减弱。然后,通过同时升起滑针和推针以顶起芯片,粘合强度减弱的芯片被从粘合片上剥离,无需大的推力。
[专利文件]
日本未审查专利公布Hei 6(1994)-295930。
发明内容
在上述现有技术中,通过用滑针接触粘合片背表面并用滑针在相对于粘合片表面的水平方向往复摩擦粘合片,粘合片和芯片之间的粘合强度减弱了。然而,即使对粘合片引入水平方向的滑动,也很难在短时间内减弱粘合强度。
此外,上述芯片在厚度减小到大约几十个μm的状态下进行加工,极容易破裂,这样,需要不同于从粘合片上剥离厚芯片的各种设计或考虑来从粘合片上剥离这些薄芯片。
因此,本发明的一个目的是给出一种技术,能快速剥离迭压在胶带上的极薄芯片,而不产生裂缝或碎片。
从本说明书的描述以及附图中可以清楚看出本发明的上述目的、其它目的以及新颖特征。
为了说明本说明书所公开的发明中代表性发明的概要,如下。
根据本发明的半导体器件的制造方法包括如下步骤:
(a)制备半导体晶片,在其主表面上形成了集成电路;同时制备胶带,其直径大于半导体晶片的直径,其表面上涂有粘合剂;
(b)将胶带迭压到半导体晶片的背表面上,然后,通过切割将半导体晶片分成许多半导体芯片;以及
(c)以如下方式从胶带上剥离半导体芯片:将振动器与胶带背表面接触,同时对迭压了许多半导体芯片的胶带表面沿水平方向施加张力,利用振动器对要从这许多半导体芯片和置于半导体芯片下的胶带上剥离下来的半导体芯片施加振动,频率在1kHz到100kHz,幅度在1μm到50μm。
附图说明
图1为用于根据本发明某一实施方案的半导体器件制造中的半导体芯片的俯视图;
图2为一侧视图,示出半导体晶片腐蚀步骤;
图3为一侧视图,示出将切割带迭压到半导体晶片上的步骤;
图4为一侧视图,示出半导体晶片切割步骤;
图5为示出这样一种状态的俯视图,其中半导体晶片和切割带固定在晶片环上,推盘置于晶片环之上,扩展环置于晶片环之下;
图6为示出这样一种状态的剖视图,其中半导体晶片和切割带固定在晶片环上,推盘置于晶片环之上,扩展环置于晶片环之下;
图7为示出这样一种状态的剖视图,其中通过将晶片环夹在推盘和扩展环之间而对切割带施加张力;
图8为一剖视图,说明用于剥离迭压到切割带上的半导体芯片的方法的基本部分;
图9为图8中基本部分的放大剖视图;
图10为以下几部分组成的合成图:示出半剖侧面的侧视图,显示出结合到芯片剥离器件抽吸部件中的振动器;示出与振动器谐振的纵向振动的位移和振动器位置之间关系的视图;以及示出与振动器谐振的纵向振动的幅度与振动器位置之间关系的视图;
图11为一半剖侧视图,示出图10所示振动器主体;
图12为说明用于剥离半导体芯片的方法的时序图;
图13为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图14为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图15为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图16为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图17为一透视图,示出安装在图10所示的振动器上的头部的形状的某一实施例;
图18为一透视图,示出安装在图10所示的振动器上的头部的形状的另一实施例;
图19为一透视图,示出安装在图10所示的振动器上的头部的形状的又一实施例;
图20为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图21为印刷电路板的剖视图,示出球焊半导体芯片的步骤;
图22为印刷电路板的剖视图,示出堆叠半导体芯片的步骤;
图23为印刷电路板的剖视图,示出树脂密封半导体芯片的步骤;
图24为说明用于剥离半导体芯片的方法的时序图;
图25为说明用于剥离半导体芯片的方法的基本部分的剖视图;
图26为说明用于剥离半导体芯片的方法的基本部分的剖视图;以及
图27为说明用于剥离半导体芯片的方法的基本部分的剖视图;
具体实施方式
以下结合附图详细描述本发明的优选实施方案。在所有用于说明实施方案的附图中,相同的符号用于相同的部分,并省略对它们的重复说明。
(实施方案1)
这一方案是要用于在印刷电路板上三维安装许多芯片的堆叠封装的制造。按步骤顺序结合图1至图23说明该堆叠封装的制造方法。
首先,如图1所示根据众所周知的制造工艺在由图1所示的单晶硅制成的晶片1A的主表面上形成集成电路,然后,通过将探针与形成区域1A’——由格子状划线来确定——的许多芯片上的焊盘2接触来进行电测试,以判断形成区域1A’的各芯片是次品还是非次品。
然后,如图2所示,在晶片1A主表面上迭压用于保护集成电路的背部研磨带3。在此状态下,用研磨机对晶片1A背表面进行研磨,之后,通过像湿法腐蚀、干法抛光和等离子体刻蚀这样的方法除去研磨在晶片1A背表面上产生的受损层,从而将晶片1A的厚度减小到100μm或更小,例如,大约50μm至90μm。与使用研磨机来研磨的研磨速度相比,尽管像上述湿法腐蚀、干法抛光、等离子体刻蚀等方法在晶片厚度方向上推进的加工速度更慢,但是与使用研磨机来研磨相比,这些方法对在晶片内部造成的破坏更小,同时,使用研磨机来研磨在晶片内部产生的受损层也可被除去,从而带来有利的影响,晶片和芯片几乎不会破裂。
然后,在移走背部研磨带3之后,如图3所示,将切割带4迭压到晶片1A背表面上,切割带4的外围部分以这种状态固定到晶片环5上。切割带4如下形成:在由聚烯烃(PO)、聚氯乙稀(PVC)、聚乙烯对苯二酸(PET)制成的树脂膜表面上涂上紫外线(UV)固化型粘合剂——它受紫外线照射时固化,然后将树脂膜切成圆形。
然后,通过使用切割刀6切割晶片1A将晶片1A分成许多芯片1,如图4所示。这里,为了将各分开的芯片1留在切割带4上,切割带4没有完全切断。随后,在此状态下用紫外线照射切割带4,以硬化涂在切割带4上的粘合剂,以次降低粘合剂的粘性。因此,同时芯片1可容易地从切割带4上剥离下来,在后面描述的芯片剥离步骤中芯片1一旦从切割带4上剥离下来就很难重新粘到切割带4上。
然后,如图5(俯视图)和图6(剖视图)所示,在固定到晶片环5上的切割带4之上放置推盘7,在切割带4之下放置扩展环8。然后,如图7所示,将推盘7推向晶片环5的上表面,同时,用扩展环8将切割带4背表面的外围部分向上推。由于这样一种结构,切割带4受到很强的从中心部分向外围部分的张力,从而切割带4被拉伸,而不会变松。
然后,在这种状态下,扩展环8定位于芯片剥离器件100的台架101之上,如图8所示,切割带4水平固定。在台架101内部,安有抽吸部件102,抽吸部件102中有激发纵向振动的振动器110。利用附图中未示出的驱动机械,抽吸部件102可以在水平方向移动,也可以在垂直方向移动。
图9为上述抽吸部件102上端部附近的放大剖视图。在以相对方式面向切割带4背表面的抽吸部件102上表面的外围部分,安置了许多抽吸口103一侧的端部。利用附图中未示出的抽吸机械来降低这些抽吸口103内的压力。
在抽吸部件102上表面的中心部分上,形成能让振动器110上端部(可换头部111a)穿过的窗孔104。通过附图中未示出的驱动机械使振动器110独立于抽吸部件102垂直移动,其中当从窗孔104伸出的头部111a的末端与切割带4背表面接触时,垂直方向的纵向振动被传给要剥离的某一芯片1以及要剥离的芯片1之下的切割带4。
在位于台架101上的切割带4之上,安置了抽吸夹头105,它由图中未示出的移动机械支持。在抽吸夹头105底表面的中心部分处,安置了抽吸口106的某一端部,通过附图中未示出的抽吸机械来降低抽吸口106的压力。由于这样一种结构,有可能选择抽吸并夹持构成要剥离的目标的某一芯片1。
图10为以下几部分组成的合成图:结合到上述芯片剥离器件100的抽吸部件102中的振动器110的半剖侧视图;表示与振动器110谐振的纵向振动的位移和振动器110位置之间关系的视图;以及表示与振动器110谐振的纵向振动的幅度与振动器110位置之间关系的视图。图11为振动器110的振动器主体112的半剖侧视图。
振动器110由振动器主体112和谐振部分113组成。谐振部分113是与纵向振动谐振并将其幅度放大的部分,纵向振动由谐振部分113中的压电元件114产生。谐振部分113在纵向振动传播方向(图中的垂直方向)上的长度为纵向振动波长的1/2。例如,对于图10所示的情形,当构成振动发生源的压电元件114在压电元件114端部产生的纵向振动的幅度为3μm时,头部111a某一部分的幅度为大约15μm。为了得到这样的振幅,需要使压电元件114的厚度(压电元件114沿图10中垂直方向的高度)小于纵向振动的波长。此外,优选地将头部111a的直径设为小于压电元件114的直径。
振动主体112为与谐振部分113所放大的纵向振动谐振的部分,其中通过用夹子116、支架117和密封垫118固定振动主体112的法兰115将振动主体112安装在谐振部分113上,振动主体112是可更换的。为了使纵向振动的衰减最小化,用于将振动主体112安装在谐振部分113上的法兰115安排在纵向振动的节点部分处。
在纵向振动传播的方向上振动主体112的长度为纵向振动波长的1/2,而由谐振部分113与振动主体112连接形成的整个振动器110的长度设为等于1个纵向振动波长。
尽管振动主体112的长度不局限于纵向振动波长的1/2,为了增大振动的放大率,优选地设为这一长度,从而可换头部111a的末端位于振动边缘或振动边缘附近的位置处。还优选地将可换头部111a的末端定在纵向振动的幅度比压电元件114端部发生的振动的幅度更大的位置处。此外,振动主体112的长度可设为波长整数倍的长度加上波长1/2的长度。然而,为了使整个器件小型化并得到适当的振动放大率,优选地将振动主体112的长度设为等于波长的1/2或附近。
使用螺丝固定在振动主体112末端的可换头部111a为与上述切割带4接触并对切割带4施加纵向振动的部分。对于可换头部111a,相应于芯片1等的尺寸选择具有最佳尺寸的可换头部。由于安装了可换头部111a的振动主体112的末端相应于纵向振动幅度最大的位置,有可能有效地将纵向振动施加到切割带4上。
具有上述结构的振动器110处理许多类型的芯片1,仅仅需要更换可换头部111a,因此,有可能使用相同的振动主体112和谐振部分113,而不用考虑芯片1的类型,从而可降低芯片剥离器件100的制造成本。此外,由于有可能使用相同的振动主体112和谐振部分113而不用考虑芯片1的类型,那么对于每种类型的芯片1,就不会出现纵向振动的波长和幅度发生波动,而波动是由于振动主体112和谐振部分113的尺寸不规则而造成的。
振动器110的结构并不局限于这一实施方案中描述的结构。然而,这一实施方案的振动器110可通过放大与振动器110谐振的振动源——例如压电元件114——所产生的振动而以低的能量产生高频振动,同时,有可能抑制侧向振动的作用。通过抑制侧向振动的作用,有可能在向芯片1施加振动时,防止芯片1的侧向位移或旋转位移的发生,因此,在随后的球焊步骤中,有可能防止缺陷的出现,这些缺陷是芯片1离开给定位置的状态下进行安装所造成的。
使用上述芯片剥离器件100的芯片剥离按图12所示的时序进行。为了根据附图中所示的时序剥离芯片1,首先,如图13所示,升起抽吸部件102以使抽吸部件102的上表面与位于要剥离的芯片1之下的切割带4的背表面接触,并吸住切割带4。这里,通过稍稍向上推动抽吸部件102(例如,大约400μm),有可能对切割带4进一步施加张力,而切割带4本身已经受到上述推盘7和扩展环8所施加的张力。
此外,与抽吸部件102的升起同时,抽吸夹头105下降使其底表面与要剥离的芯片1的上表面接触以吸住芯片1,同时,轻轻地向下推动芯片1。由于芯片1的剥离是在极短的时间内(通常大约0.05秒至0.5秒)进行的,通过在向切割带4施加振动之前利用抽吸夹头105的推动而固定预先固定芯片1,有可能防止芯片1由于振动而发生跳动而从切割带4上剥离下来。
然后,在此状态下,振动器110工作(图12的时序a)。这里,振动器110的头部111a不与切割带4的背表面接触。
对于上述振动器110,优选振荡频率落在1kHz到100kHz的范围内,优选幅度落在1μm至50μm的范围内。尽管有可能在频率低于1kHz时剥离芯片1,但这要花费较长时间,因此,采用这种频率是不实际的。同样地,有可能在幅度小于1μm时剥离芯片1。然而,这也会花费较长时间。另一方面,当频率超过100kHz时,副作用也显现出来,这些副作用包括振动能量所造成的切割带4热值升高这样的副作用。此外,当幅度超过50μm时,尤其是当芯片1极薄时,会出现裂缝或者集成电路会损坏。根据这一实施方案,振动器110的振荡频率设在60kHz,振动器110的幅度设在10μm。
然后,如图14所示,升起振动器110以使头部111a与位于要剥离的芯片1下的切割带4接触(图12的时序b)。此时,通过稍稍向上推动振动器110(例如400μm),有可能在水平方向对切割带4施加更强的张力(图12的时序b-c)。
当振动头部111a与切割带4的背表面接触时,垂直于切割带4表面的方向上的纵向振动被施加到切割带4和芯片1上。
这里,对于来自形成在振动器110末端之上的头部111a的振动的应用所带来的芯片剥离机制进行了解释。
头部111a由于其振动而在短时间内重复高速升起和下降。在升起头部111a时,由于头部111a产生的压力,切割带4和芯片1被施以向上的运动。当头部111a结束其上升运动时,头部111a快速转为向下运动。在头部111a向下运动过程中,由于运动高速进行,从向上运动到向下运动的速度改变是突然进行的,切割带4和芯片1无法跟上头部111a的运动,就有可能发生切割带4和芯片1从头部111a上分离。在头部111a向下运动的过程中,虽然根据惯性定律,芯片1试图继续向上运动,但是切割带4上施加了强的张力,因而切割带4由于张力而试图恢复具有更小表面积的状态,从而在切割带4上有向下的加速度作用。这样,由于在头部111a向下运动的过程中芯片1所保持的惯性以及施加到切割带4上的张力所产生的加速度,产生了使芯片1和切割带4互相分离的力。
芯片1从切割带4上的剥离开始于芯片1的端部,在此处施加给切割带4的张力为最大值,分离沿朝向芯片1内部的方向顺序推进。
为了在头部111a上升运动过程中使芯片1发生足够的运动,必须高速升起头部111a。为了保证头部111a向下运动过程中在切割带4中产生足够的加速度值,必须预先对切割带4施加强的张力。为了发生由施加到切割带4上的张力所产生的足够的加速度,切割带4必须将速度从向上运动变为向下运动,并以防止切割带4跟随头部111a的能量高速向下运动。此外,由于这种机制,为了加速芯片1的剥离,必须在短时间内尽可能多次地重复头部111a的向上运动和向下运动。
然后,如图15所示,从切割带4上剥离下来的芯片1在被夹头105吸取之后被向上拉起。同时,振动器1 10停止工作(图12的时序d)。
从开始向切割带4施加振动的时间点到芯片1向上拉起的时间点(图12的时序b至时序d)的给定时间范围根据许多因素而不同,这些因素包括芯片1的尺寸和厚度、切割带4的材料和粘合剂的类型、施加到切割带4上的振动的频率和幅度、施加到切割带4上的张力的大小、头部111a的尺寸和形状等。因此,根据实验预先计算向上拉起芯片1的时序。
此外,在这一实施方案中,与芯片1从切割带4上的剥离同时,停止向切割带4施加振动。这是因为当施加到切割带4移除芯片1的部分的高频振动继续时,由于头部111a和切割带4之间的摩擦所产生的热量,切割带4会熔化,因此,存在头部111a被污染或者施加到切割带4的张力下降的可能。
为了在抽吸夹头105拉起芯片1的同时停止振动器110的振动,例如,可根据电流的改变、电压的改变、阻抗的改变等探测由抽吸夹头105施加到头部111a上的负载的改变,抽吸夹头105通过推压固定芯片1。这里,芯片1的剥离进行到一定程度时,可仅利用抽吸夹头105所产生的用于吸取芯片1的吸力将芯片1从切割带4上剥离下来,因而振动器110的振动可在向上拉动芯片1之前立即停止下来。
然后,如图16所示,振动器110和头部111a下降(图12的时序e)。由于至今所进行的步骤,完成了从切割带4剥离一片芯片1的过程。
然后,抽吸夹头105将从切割带4上剥离下来的芯片1送入下一过程(球焊过程)并回到芯片剥离器件100。之后,根据结合附图13至16说明的步骤,开始从切割带4上剥离下一芯片1的工作,之后,根据类似的步骤剥离切割带4上的非次品芯片1。
可通过优化头部111a的尺寸和形状来缩短从振动施加到切割带4的时间点到芯片1被向上拉起的时间点之间的给定时间范围。
通常,需要头部111a的上表面(与切割带4的背表面接触的面)的面积稍小于要剥离的芯片1的面积。当头部111a上表面的面积大于芯片1的面积时,芯片1外围部分附近的切割带4的两侧夹在芯片1和头部111a之间,从而延迟了从芯片1的外围部分向内部进行的剥离过程。另一方面,当头部111a上表面的面积比芯片1的面积小得过多时,在向切割带4施加振动时,就不可能在芯片1端部的界面——它构成切割带4和芯片1的剥离起始点——上集中足够的应力,因此芯片1上施加了强的弯曲应力,从而芯片1可能会破裂。从上述观点,可以理解与切割带4点接触的形状——例如凸针——不适于作为头部111a的形状。尽管在这一实施方案中没有特定限制,但是当芯片1的尺寸在3mm2到7mm2范围内时,可使用上端部面积2.5mm2的头部111a。另一方面,当芯片1的尺寸在6mm2到10mm2范围内时,可使用上端部面积4mm2的头部111a。
此外,正如图17所示的头部111b的情形中,例如,可在上表面外围部分之上形成倒角,或者外围部分的曲率半径(R1)设为小于上表面中心部分的曲率半径(R2)(R1<R2)。通过采用这样的形状,有可能利用头部111b具有更大曲率半径的中心部分向芯片1有效地施加振动,同时,还有可能降低芯片1内产生的弯曲应力。此外,振动还可在这样的状态下施加:具有稍小于头部中心部分曲率半径的曲率半径的外围部分形成在头部111b的周围,头部的外围部分安排在芯片1的端部以内。在此情形中,有可能将剥离应力充分几种在芯片1端部处的界面——它构成切割带4和芯片1的剥离起始点——上,从而促进了剥离,同时,改善了从芯片1的外围部分向内进行的剥离过程。因此,可在短时间内剥离芯片1。例如如图18所示的头部111c的情形中,即使当上表面上表面的外围部分是倾斜的,也有可能得到基本相同的有利效果。
此外,具有大曲率半径的头部的中心部分形状并不局限于图17和图18所示的平面形状。只要头部中心部分的曲率半径大于头部外围部分的曲率半径,可采用具有凸起形状曲率的形状。此外,如图19所示的头部111d的情形中,可在上部的外围之上形成倒角而在中心部分中形成凹陷。由于这种形状,如图20所示,当切割带4的背表面被头部111d向上推时,整个芯片1弯曲以与头部111d的凹陷相适应,因此,与芯片1具有平面形状的情形相比芯片1的强度可增大,从而即使当芯片1上施加了高的振动能量时芯片1也很难破裂。此外,由于芯片1的外围部分弯曲,增大了切割带4相对于芯片1的剥离角(θ),可容易地剥离芯片1。当头部111d的中心部分具有凹陷时,抽吸夹头105的下表面可形成凸起形状,与头部111d的凹陷相适应。
此外,当芯片1极小时,当头部111b的中心部分具有大曲率半径的部分时,从头部111b的外围部分到芯片1端部的距离变小,因此,难以在芯片1端部处的界面——它构成剥离起始点——上集中足够的应力。因此,在这种情形中,有可能使用中心部分具有小曲率半径的头部111b,而不是在头部111b上形成具有大曲率半径的中心部分。
如图21所示,移到球焊过程的芯片1利用粘合剂10等安装在印刷电路板11上,利用Au线12与形成在印刷电路板11上的电极13电相连。
然后,如图22所示,在芯片1上堆叠第二芯片14,它利用粘合剂10安装在印刷电路板11上并利用Au线15与形成在印刷电路板11上的电极16电相连。第二芯片14为硅芯片,其上安装的集成电路不同于芯片1的集成电路。第二芯片14是利用上述方法从切割带4上剥离下来并转移到球焊步骤,在此第二芯片14被安装到芯片1上。
之后,将印刷电路板11转移到铸模步骤,在此,如图23所示,通过用铸模树脂17密封芯片1、14基本完成了堆叠封装18。
(实施例2)
可根据图24的时序进行芯片1的剥离。为了根据附图所示的时序剥离芯片1,首先,如图25所示,升起抽吸部件102以使抽吸部件102的上表面与位于要剥离的芯片1之下的切割带4的上表面接触,并吸住切割带4。这里,在上述实施方案1中,降下抽吸夹头105以使其底表面与要剥离的芯片1的上表面接触。然而,在这一实施方案中,抽吸夹头105下降到芯片1上表面附近停下,而不使抽吸夹头105的底表面与芯片1接触(图25的时序a)。
然后,如图26所示,升起振动器110使头部111a与切割带4的背表面接触,同时,开始施加振动(图24的时序f)。在这一点上,由于抽吸夹头105不与芯片1接触,所以振动阻力较小,因此,有可能在剥离起始阶段有效地施加更大能量的振动。
然后,如图27所示,在降切割带4施加振动的同时继续振动器110的升起(上推),以在芯片1从切割带4上完全剥离之前使芯片1的上表面与抽吸夹头105的底表面接触,之后,用抽吸夹头105吸取芯片1(图24的时序b)。随后,停止振动器110的升起(图24的时序c)。在完成芯片1从切割带4上的剥离的同时,或者在完成芯片1的剥离之前的瞬间,抽吸夹头105与芯片1一起向上拉起,同时,停止振动器110的工作(图12的时序d)。
当根据上述时序剥离芯片1时,在抽吸夹头105与芯片1互相接触之前,开始用振动器110施加振动,因此,可降低振动的阻力,从而可改善剥离的开始和过程。此外,即使在振动器110开始施加振动之后,继续振动器110的升起,在芯片1完全从切割带4上剥离之前,芯片1与抽吸收集器105互相接触,因此,吸取住了芯片1。因此,有可能防止已剥离的芯片1从切割带4上落下。
尽管结合上述实施方案清楚地说明了本发明的发明者所做出的发明,但是无需说明的是,本发明并不局限于上述实施方案,只要不超出本发明的要旨,即可做出各种调整。
尽管在上述实施方案中对切割带的背表面施加纵向振动,但是也有可能对切割带的背表面施加称作S模的驻波。在此情形中,必须设计驻波的施加,以使驻波只选择性施加到要剥离的芯片附近。
尽管在上述实施方案中关于晶片的厚度被减小到几十个μm的情形进行了说明,但是晶片的厚度并不局限于这样一个值,本发明可用于具有更小厚度的晶片或更大厚度的晶片。
为了简要概括这一说明书中所公开的发明中代表性发明所得到的有利效果,如下。
在将迭压到胶带上的半导体晶片切割成许多半导体芯片然后将各半导体芯片从胶带上剥离时,即使半导体芯片极薄,也有可能快速地剥离芯片而不产生裂缝或碎片。

Claims (13)

1.一种制造半导体器件的方法,包括:
第一步,将胶带迭压到主表面上形成了集成电路的半导体晶片的背表面上,之后通过切割将半导体晶片分成许多半导体芯片;以及
第二步,向迭压到胶带上的许多半导体芯片中要剥离的半导体芯片以及要剥离的半导体芯片之下的胶带选择性施加振动,以使半导体芯片从胶带上剥离,
其中振动频率设为一个1kHz到100kHz范围内的值,振动幅度设为一个从1μm到50μm范围内的值。
2.根据权利要求1的制造半导体器件的方法,其中振动为垂直于胶带表面方向上的纵向振动。
3.根据权利要求2的制造半导体器件的方法,其中当振动施加到胶带上时,胶带上会受到相对于胶带表面沿水平方向上的张力。
4.根据权利要求1的制造半导体器件的方法,其中半导体芯片的厚度等于或小于100μm。
5.一种半导体器件的制造方法,包含下列步骤:
(a)制备主表面上形成了集成电路的半导体晶片以及直径大于该半导体晶片的胶带,胶带一个表面上涂有粘合剂;
(b)将胶带迭压到半导体晶片的背表面上,之后,通过切割将半导体晶片分成许多半导体芯片;以及
(c)以如下方式从胶带上剥离半导体芯片:将振动器与胶带背表面接触,同时沿水平方向对迭压有这许多半导体芯片的胶带表面施加张力,利用振动器向这许多半导体芯片中要剥离的半导体芯片以及位于这些半导体芯片之下的胶带施加频率范围1kHz到100kHz、幅度范围1μm到50μm的纵向振动。
6.根据权利要求5的半导体器件制造方法,其中在将振动器与胶带背表面接触的步骤之前操作该振动器。
7.根据权利要求5的半导体器件制造方法,其中当纵向振动施加到半导体芯片以及半导体芯片之下的胶带上时,夹头与要剥离的半导体芯片的主表面接触。
8.根据权利要求5的半导体器件制造方法,其中在向半导体芯片和半导体芯片之下的胶带施加纵向振动之后,由夹头夹持并向上拉起半导体芯片,同时振动器的操作停止。
9.根据权利要求5的半导体器件制造方法,其中振动器与胶带背表面接触的部分的面积设为小于半导体芯片的面积。
10.根据权利要求5的半导体器件制造方法,其中涂到胶带上的粘合剂为紫外线固化型粘合剂,该制造方法进一步包括在通过切割将半导体晶片分成许多半导体芯片的步骤之后、在将振动器与胶带背表面接触的步骤之前,用紫外线照射胶带以降低胶带的粘合强度的步骤。
11.根据权利要求5的半导体器件制造方法,其中该制造方法进一步包括在步骤(c)之后将半导体芯片安装到芯片安装板上的步骤。
12.根据权利要求5的半导体器件制造方法,其中半导体芯片的厚度设为等于或小于100μm。
13.根据权利要求5的半导体器件制造方法,其中在向半导体芯片和半导体芯片之下的胶带施加纵向振动之后,在探测到振动器阻抗改变时停止振动器的操作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975995B (zh) * 2005-11-30 2010-09-29 嘉盛马来西亚公司 用于将单切单元传输到收集器中的设备和方法
CN103731988A (zh) * 2012-10-12 2014-04-16 株式会社村田制作所 电子元器件的制造方法
CN110651362A (zh) * 2017-03-24 2020-01-03 株式会社新川 拾取装置以及拾取方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005166925A (ja) * 2003-12-02 2005-06-23 Tokyo Seimitsu Co Ltd ウェーハ加工方法およびウェーハ加工装置
JP5054933B2 (ja) 2006-05-23 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4927484B2 (ja) * 2006-09-13 2012-05-09 株式会社ディスコ 積層用デバイスの製造方法
US7811904B2 (en) * 2007-01-31 2010-10-12 Alpha And Omega Semiconductor Incorporated Method of fabricating a semiconductor device employing electroless plating
SG148884A1 (en) * 2007-06-15 2009-01-29 Micron Technology Inc Method and system for removing tape from substrates
US7757742B2 (en) * 2007-07-31 2010-07-20 Asm Assembly Automation Ltd Vibration-induced die detachment system
WO2009109447A2 (de) * 2008-02-29 2009-09-11 Oerlikon Assembly Equipment Ag, Steinhausen Chip-auswerfer
CN102227805A (zh) * 2008-11-28 2011-10-26 精工电子有限公司 圆片及封装件制品的制造方法
WO2010070753A1 (ja) * 2008-12-18 2010-06-24 セイコーインスツル株式会社 ウエハおよびパッケージ製品の製造方法
TWI513668B (zh) * 2009-02-23 2015-12-21 Seiko Instr Inc 玻璃密封型封裝的製造方法及玻璃基板
KR100934012B1 (ko) * 2009-07-15 2009-12-28 주식회사 인아텍 웨이퍼 다이싱 방법
JP2012186532A (ja) 2011-03-03 2012-09-27 Seiko Instruments Inc ウエハ、パッケージの製造方法、及び圧電振動子
JP2013065628A (ja) * 2011-09-15 2013-04-11 Hitachi High-Tech Instruments Co Ltd ダイボンダ並びにダイピックアップ装置及びダイピックアップ方法
JP2014093420A (ja) * 2012-11-02 2014-05-19 Toyota Motor Corp ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法
JP6301203B2 (ja) * 2014-06-02 2018-03-28 株式会社ディスコ チップの製造方法
TWI546934B (zh) * 2014-10-20 2016-08-21 Playnitride Inc Led陣列擴張方法及led陣列單元
JP7015668B2 (ja) * 2017-10-11 2022-02-03 株式会社ディスコ 板状物の分割装置
JP2019169516A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体装置の突き上げ装置及び突き上げ方法
KR102366826B1 (ko) * 2020-03-06 2022-02-24 세메스 주식회사 다이 이젝터 및 이를 포함하는 다이 본딩 장치
CN112435922A (zh) * 2020-11-11 2021-03-02 武汉大学 一种在csoi上刻蚀悬臂梁的方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56100433A (en) * 1980-01-14 1981-08-12 Toshiba Corp Manufacture of semiconductor device
JPH02230754A (ja) * 1989-03-03 1990-09-13 Furukawa Electric Co Ltd:The 粘着シートからの薄膜チップの剥離方法
JPH053242A (ja) * 1991-06-25 1993-01-08 Fujitsu Ltd チツプ剥離装置
JPH06295930A (ja) 1993-04-08 1994-10-21 Fujitsu Ltd 半導体チップ剥離装置及び剥離方法
JP3560823B2 (ja) * 1998-08-18 2004-09-02 リンテック株式会社 ウェハ転写装置
JP2000150426A (ja) * 1998-11-05 2000-05-30 Seiko Epson Corp 圧電振動素子の製造方法
JP3463590B2 (ja) * 1999-02-22 2003-11-05 トヨタ自動車株式会社 半導体素子の製造方法
TWI233763B (en) * 1999-12-17 2005-06-01 Matsushita Electric Ind Co Ltd Method of manufacturing a circuit board
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
JP3706573B2 (ja) * 2001-11-22 2005-10-12 株式会社ルネサステクノロジ 半導体パッケージ及び半導体パッケージの製造方法
JP2003264203A (ja) 2002-03-11 2003-09-19 Hitachi Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1975995B (zh) * 2005-11-30 2010-09-29 嘉盛马来西亚公司 用于将单切单元传输到收集器中的设备和方法
CN103731988A (zh) * 2012-10-12 2014-04-16 株式会社村田制作所 电子元器件的制造方法
CN103731988B (zh) * 2012-10-12 2018-01-09 株式会社村田制作所 电子元器件的制造方法
CN110651362A (zh) * 2017-03-24 2020-01-03 株式会社新川 拾取装置以及拾取方法
CN110651362B (zh) * 2017-03-24 2023-07-14 株式会社新川 拾取装置以及拾取方法

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Publication number Publication date
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